JPH04266031A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04266031A JPH04266031A JP3026298A JP2629891A JPH04266031A JP H04266031 A JPH04266031 A JP H04266031A JP 3026298 A JP3026298 A JP 3026298A JP 2629891 A JP2629891 A JP 2629891A JP H04266031 A JPH04266031 A JP H04266031A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- metal silicide
- oxidation
- heat treatment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、金属シリサイドを用い
た電極配線を持つ半導体装置の製造方法に関する。
た電極配線を持つ半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来より、集積回路等の各種半導体装置
の電極配線として多結晶シリコンが広く用いられている
。しかし、多結晶シリコンは不純物をドープしても、金
属配線に比べて抵抗が高い。したがって集積回路の高集
積化，高速化が進むにしたがって、電極配線での信号遅
延が問題になっている。特にＭＯＳ型集積回路では、通
常ＭＯＳトランジスタのゲート電極がそのまま第１層配
線として用いられるので、ここでの抵抗は素子の高速動
作の障害となる。多結晶シリコンに代る耐熱性の低抵抗
電極配線材料として、高融点金属のシリサイドが注目さ
れている。図３および図４は、ゲート電極配線にタング
ステン・シリサイド（ＷＳｉｘ ）膜を用いた従来のＬ
ＤＤ構造ＭＯＳ型半導体装置の製造工程を示している。
の電極配線として多結晶シリコンが広く用いられている
。しかし、多結晶シリコンは不純物をドープしても、金
属配線に比べて抵抗が高い。したがって集積回路の高集
積化，高速化が進むにしたがって、電極配線での信号遅
延が問題になっている。特にＭＯＳ型集積回路では、通
常ＭＯＳトランジスタのゲート電極がそのまま第１層配
線として用いられるので、ここでの抵抗は素子の高速動
作の障害となる。多結晶シリコンに代る耐熱性の低抵抗
電極配線材料として、高融点金属のシリサイドが注目さ
れている。図３および図４は、ゲート電極配線にタング
ステン・シリサイド（ＷＳｉｘ ）膜を用いた従来のＬ
ＤＤ構造ＭＯＳ型半導体装置の製造工程を示している。
【０００３】図３（ａ） に示すように、シリコン基板
１１に素子分離酸化膜１２を形成した後、熱酸化によっ
て５〜２０ｎｍ程度の薄いゲート酸化膜１３を形成する
。次に図３（ｂ） に示すように、ＣＶＤ法によって１
００ｎｍ程度の多結晶シリコン膜１４を堆積し、続いて
スパッタリングによって３００ｎｍ程度のＷＳｉｘ 膜
１５を形成する。 そして通常のフォトリソグラフィによってこれらのＷＳ
ｉｘ 膜１５と多結晶シリコン膜１４をパターニングし
て、図３（ｃ） に示すようにゲート電極配線１６を形
成する。
１１に素子分離酸化膜１２を形成した後、熱酸化によっ
て５〜２０ｎｍ程度の薄いゲート酸化膜１３を形成する
。次に図３（ｂ） に示すように、ＣＶＤ法によって１
００ｎｍ程度の多結晶シリコン膜１４を堆積し、続いて
スパッタリングによって３００ｎｍ程度のＷＳｉｘ 膜
１５を形成する。 そして通常のフォトリソグラフィによってこれらのＷＳ
ｉｘ 膜１５と多結晶シリコン膜１４をパターニングし
て、図３（ｃ） に示すようにゲート電極配線１６を形
成する。
【０００４】その後、ゲート電極をマスクとして不純物
のイオン注入を行って、図３（ｄ） に示すように低濃
度の浅いソース，ドレイン拡散層１８，１９を形成する
。このとき、不純物活性化のためのイオン注入後の酸化
性雰囲気での熱処理によって、ゲート電極配線１６の表
面には２０〜３０ｎｍの後酸化膜１７が形成される。ま
たこの熱処理工程で、当初アモルファス状態であったＷ
Ｓｉｘ 膜１５は結晶化され、ＷＳｉ２ なる成分が多
くなる。
のイオン注入を行って、図３（ｄ） に示すように低濃
度の浅いソース，ドレイン拡散層１８，１９を形成する
。このとき、不純物活性化のためのイオン注入後の酸化
性雰囲気での熱処理によって、ゲート電極配線１６の表
面には２０〜３０ｎｍの後酸化膜１７が形成される。ま
たこの熱処理工程で、当初アモルファス状態であったＷ
Ｓｉｘ 膜１５は結晶化され、ＷＳｉ２ なる成分が多
くなる。
【０００５】その後、ＬＤＤ構造を形成するために、Ｃ
ＶＤ法によってシリコン酸化膜２０を堆積しこれをエッ
チングして、図４（ａ） に示すようにゲート電極側壁
に酸化膜２０を残す。このとき、ＷＳｉｘ 膜１５の上
面は露出する。その後、ゲート電極１６と酸化膜２０を
マスクとして不純物のイオン注入を行って、高濃度のソ
ース，ドレイン拡散層を形成する。
ＶＤ法によってシリコン酸化膜２０を堆積しこれをエッ
チングして、図４（ａ） に示すようにゲート電極側壁
に酸化膜２０を残す。このとき、ＷＳｉｘ 膜１５の上
面は露出する。その後、ゲート電極１６と酸化膜２０を
マスクとして不純物のイオン注入を行って、高濃度のソ
ース，ドレイン拡散層を形成する。
【０００６】この様な一連の工程に於いて、２回目の不
純物イオン注入工程に先立って、基板表面に薄く熱酸化
膜を形成する工程が入る。これは、ＣＭＯＳ構造の場合
には、ｐチャネル領域とｎチャネル領域のイオン注入の
打ち分けを行うが、その際、マスクとして用いるフォト
レジストが基板に直接接触するのを防止する必要がある
こと、また後の不純物活性化の際の不純物の外方拡散を
防止する必要があること、等の理由による。ところが、
この不純物イオン注入工程に先立つ酸化熱処理工程で、
ＷＳｉｘ 膜１５が深く酸化され、図４（ｂ） に示す
ように異常酸化膜３０が形成される。この異常酸化膜３
０は、ＳｉＯ２ とＷＯ３ からなるもので、体積膨脹
は約２．７倍に達する。この異常酸化膜３０によってゲ
ート電極配線の抵抗は大幅に増大し、またしばしば膜が
剥がれる、といった問題が生じる。
純物イオン注入工程に先立って、基板表面に薄く熱酸化
膜を形成する工程が入る。これは、ＣＭＯＳ構造の場合
には、ｐチャネル領域とｎチャネル領域のイオン注入の
打ち分けを行うが、その際、マスクとして用いるフォト
レジストが基板に直接接触するのを防止する必要がある
こと、また後の不純物活性化の際の不純物の外方拡散を
防止する必要があること、等の理由による。ところが、
この不純物イオン注入工程に先立つ酸化熱処理工程で、
ＷＳｉｘ 膜１５が深く酸化され、図４（ｂ） に示す
ように異常酸化膜３０が形成される。この異常酸化膜３
０は、ＳｉＯ２ とＷＯ３ からなるもので、体積膨脹
は約２．７倍に達する。この異常酸化膜３０によってゲ
ート電極配線の抵抗は大幅に増大し、またしばしば膜が
剥がれる、といった問題が生じる。
【０００７】このＷＳｉｘ 膜の異常酸化は、図３（ｄ
） に示す酸化膜１７の形成工程では生じない。したが
ってこの異常酸化は、ＷＳｉｘ が結晶化されているこ
とが前提となっている。本発明者等の検討によれば、こ
の現象は次のように理解される。ＷＳｉｘ 膜がアモル
ファス状態では、酸化性雰囲気に晒したときに、ＷＳｉ
ｘ 中のＳｉが主として酸化されて良質の酸化膜（Ｓｉ
Ｏ２）が形成され、これが表面を覆ってその後の酸化が
抑えられる。これに対して、ＷＳｉｘ 膜が結晶化され
てＷＳｉ２ 結晶粒が表面を覆っていると、酸化性雰囲
気に晒したとき酸化によるＳｉの消費に対してＳｉの供
給が不十分となり、Ｗが直接酸化される事態になるもの
と思われる。
） に示す酸化膜１７の形成工程では生じない。したが
ってこの異常酸化は、ＷＳｉｘ が結晶化されているこ
とが前提となっている。本発明者等の検討によれば、こ
の現象は次のように理解される。ＷＳｉｘ 膜がアモル
ファス状態では、酸化性雰囲気に晒したときに、ＷＳｉ
ｘ 中のＳｉが主として酸化されて良質の酸化膜（Ｓｉ
Ｏ２）が形成され、これが表面を覆ってその後の酸化が
抑えられる。これに対して、ＷＳｉｘ 膜が結晶化され
てＷＳｉ２ 結晶粒が表面を覆っていると、酸化性雰囲
気に晒したとき酸化によるＳｉの消費に対してＳｉの供
給が不十分となり、Ｗが直接酸化される事態になるもの
と思われる。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
金属シリサイド膜電極配線を用いた半導体装置の製造方
法では、シリサイド膜が複数回の酸化熱処理工程の後に
異常酸化膜が形成され、電極配線の信頼性が確保できな
いという問題があった。本発明は、この様な点に鑑みな
されたもので、信頼性の高い金属シリサイド電極配線を
持つ半導体装置の製造方法を提供することを目的とする
。
金属シリサイド膜電極配線を用いた半導体装置の製造方
法では、シリサイド膜が複数回の酸化熱処理工程の後に
異常酸化膜が形成され、電極配線の信頼性が確保できな
いという問題があった。本発明は、この様な点に鑑みな
されたもので、信頼性の高い金属シリサイド電極配線を
持つ半導体装置の製造方法を提供することを目的とする
。
【０００９】
【課題を解決するための手段】本発明は、半導体基板上
に金属シリサイド膜からなる電極配線を形成し、第１の
酸化熱処理により金属シリサイド膜表面に酸化膜を形成
した後、金属シリサイド膜表面の酸化膜を一旦除去し、
第２の酸化熱処理を行う場合に、第２の熱酸化処理に先
立って露出している金属シリサイド膜表面をシリコン膜
で覆い、第２の酸化熱処理ではこのシリコン膜を酸化膜
に変換するようにしたことを特徴としている。
に金属シリサイド膜からなる電極配線を形成し、第１の
酸化熱処理により金属シリサイド膜表面に酸化膜を形成
した後、金属シリサイド膜表面の酸化膜を一旦除去し、
第２の酸化熱処理を行う場合に、第２の熱酸化処理に先
立って露出している金属シリサイド膜表面をシリコン膜
で覆い、第２の酸化熱処理ではこのシリコン膜を酸化膜
に変換するようにしたことを特徴としている。
【００１０】
【作用】本発明によれば、結晶化した金属シリサイド膜
表面がシリコン膜で覆われた状態で酸化熱処理が行われ
、良質のシリコン酸化膜が形成されて金属シリサイド膜
が保護される。すなわち金属シリサイド膜自身の酸化は
防止され、従来のような異常酸化による電極配線の抵抗
増大や剥がれが生じることはなくなる。とくにシリコン
膜としてアモルファス・シリコン膜を用いると、膜堆積
時に結晶粒界が形成されることがなく、酸化開始温度が
低くまた酸化速度も大きいことから、安定でバリア性の
高い酸化膜が形成されて金属シリサイド膜自身の異常酸
化が確実に防止される。
表面がシリコン膜で覆われた状態で酸化熱処理が行われ
、良質のシリコン酸化膜が形成されて金属シリサイド膜
が保護される。すなわち金属シリサイド膜自身の酸化は
防止され、従来のような異常酸化による電極配線の抵抗
増大や剥がれが生じることはなくなる。とくにシリコン
膜としてアモルファス・シリコン膜を用いると、膜堆積
時に結晶粒界が形成されることがなく、酸化開始温度が
低くまた酸化速度も大きいことから、安定でバリア性の
高い酸化膜が形成されて金属シリサイド膜自身の異常酸
化が確実に防止される。
【００１１】
【実施例】以下、図面を参照しながら実施例を説明する
。図１（ａ） 〜（ｄ） および図２（ａ） 〜（ｃ）
は、本発明の一実施例に係るＭＯＳ型半導体装置の製
造工程を示す断面図である。
。図１（ａ） 〜（ｄ） および図２（ａ） 〜（ｃ）
は、本発明の一実施例に係るＭＯＳ型半導体装置の製
造工程を示す断面図である。
【００１２】図１（ａ） に示すように、例えば比抵抗
６Ω・ｃｍのｐ型シリコン基板１１に、通常の工程にし
たがって素子分離酸化膜１２を形成した後、熱酸化によ
って５〜２０ｎｍの薄いゲート酸化膜１３を形成する。 次に図１（ｂ） に示すように、ＬＰＣＶＤ法によって
１００ｎｍ程度の多結晶シリコン膜１４を堆積する。堆
積した多結晶シリコン膜１４には、Ａｓ等の不純物を例
えば、ドーズ量１〜５×１０１５／ｃｍ２で注入する。 続いて、スパッタリングによって３００ｎｍ程度のＷＳ
ｉｘ膜１５を形成する。このスパッタリングはたとえば
、ＷＳｉ２．７ の合金ターゲットを用いた、Ａｒガス
中でのＤＣマグネトロンスパッタによる。堆積後の膜は
Ｘ線回折によると非晶質であることが確認された。
６Ω・ｃｍのｐ型シリコン基板１１に、通常の工程にし
たがって素子分離酸化膜１２を形成した後、熱酸化によ
って５〜２０ｎｍの薄いゲート酸化膜１３を形成する。 次に図１（ｂ） に示すように、ＬＰＣＶＤ法によって
１００ｎｍ程度の多結晶シリコン膜１４を堆積する。堆
積した多結晶シリコン膜１４には、Ａｓ等の不純物を例
えば、ドーズ量１〜５×１０１５／ｃｍ２で注入する。 続いて、スパッタリングによって３００ｎｍ程度のＷＳ
ｉｘ膜１５を形成する。このスパッタリングはたとえば
、ＷＳｉ２．７ の合金ターゲットを用いた、Ａｒガス
中でのＤＣマグネトロンスパッタによる。堆積後の膜は
Ｘ線回折によると非晶質であることが確認された。
【００１３】そして通常のフォトリソグラフィと反応性
イオンエッチングによって、ＷＳｉｘ 膜１５と多結晶
シリコン１４の積層膜をパターニングして、図１（ｃ）
に示すようにゲート電極配線１６を形成する。
イオンエッチングによって、ＷＳｉｘ 膜１５と多結晶
シリコン１４の積層膜をパターニングして、図１（ｃ）
に示すようにゲート電極配線１６を形成する。
【００１４】その後、例えばリンを加速電圧４０ｋｅＶ
，ドーズ量５×１０１３／ｃｍ２ の条件でイオン注入
し、酸化熱処理によって、図１（ｄ） に示すように低
濃度の浅いソース，ドレイン拡散層１８，１９を形成す
る。この酸化熱処理は例えば、９００℃の乾燥酸素中で
行う。これにより、ゲート電極配線１６の表面には１０
〜３０ｎｍの後酸化膜１７が形成される。またこの熱処
理工程で、ＷＳｉｘ 膜１５は正方晶の結晶（ＷＳｉ２
）として結晶化される。
，ドーズ量５×１０１３／ｃｍ２ の条件でイオン注入
し、酸化熱処理によって、図１（ｄ） に示すように低
濃度の浅いソース，ドレイン拡散層１８，１９を形成す
る。この酸化熱処理は例えば、９００℃の乾燥酸素中で
行う。これにより、ゲート電極配線１６の表面には１０
〜３０ｎｍの後酸化膜１７が形成される。またこの熱処
理工程で、ＷＳｉｘ 膜１５は正方晶の結晶（ＷＳｉ２
）として結晶化される。
【００１５】その後、ＬＤＤ構造を形成するために、Ｃ
ＶＤ法によってシリコン酸化膜２０を１５０ｎｍ程度堆
積し、これを反応性イオンエッチングによってエッチン
グして、図２（ａ） に示すようにゲート電極側壁に酸
化膜２０を残す。このとき、ＷＳｉｘ 膜１５の上面は
露出する。
ＶＤ法によってシリコン酸化膜２０を１５０ｎｍ程度堆
積し、これを反応性イオンエッチングによってエッチン
グして、図２（ａ） に示すようにゲート電極側壁に酸
化膜２０を残す。このとき、ＷＳｉｘ 膜１５の上面は
露出する。
【００１６】次いで、図２（ｂ） に示すように、ＬＰ
ＣＶＤ法によって約５ｎｍのアモルファス・シリコン膜
２１を堆積する。堆積条件は例えば、基板温度を５５０
℃に保ち、ＳｉＨ４ ガスを１００ＳＣＣＭ導入し、０
．５Ｔｏｒｒ〜１Ｔｏｒｒの真空度で行なう。このとき
堆積速度は、約４ｎｍ／ｍｉｎ である。
ＣＶＤ法によって約５ｎｍのアモルファス・シリコン膜
２１を堆積する。堆積条件は例えば、基板温度を５５０
℃に保ち、ＳｉＨ４ ガスを１００ＳＣＣＭ導入し、０
．５Ｔｏｒｒ〜１Ｔｏｒｒの真空度で行なう。このとき
堆積速度は、約４ｎｍ／ｍｉｎ である。
【００１７】その後、酸化熱処理によって、シリコン膜
２１をすべて酸化して、図２（ｃ） に示すようにＷＳ
ｉｘ 膜表面には約１５ｎｍの後酸化膜２４を形成する
。酸化膜２０の側壁残しの工程でソース，ドレイン領域
の基板表面が露出している場合も、ここがシリコン膜２
１で覆われ、これが酸化膜に変換される。この酸化熱処
理の条件は例えば、乾燥酸素中で９００℃，１５分であ
る。そして最後にＡｓ等をイオン注入し活性化熱処理を
行なって、高濃度のソース，ドレイン拡散層２２，２３
を形成する。Ａｓのイオン注入条件は例えば、加速電圧
４０ｋｅＶ，ドーズ量５×１０１５／ｃｍ２ とする。 この実施例によれば、ＷＳｉｘ 膜の異常酸化が生じる
ことはなく、信頼性の高い電極配線が得られる。
２１をすべて酸化して、図２（ｃ） に示すようにＷＳ
ｉｘ 膜表面には約１５ｎｍの後酸化膜２４を形成する
。酸化膜２０の側壁残しの工程でソース，ドレイン領域
の基板表面が露出している場合も、ここがシリコン膜２
１で覆われ、これが酸化膜に変換される。この酸化熱処
理の条件は例えば、乾燥酸素中で９００℃，１５分であ
る。そして最後にＡｓ等をイオン注入し活性化熱処理を
行なって、高濃度のソース，ドレイン拡散層２２，２３
を形成する。Ａｓのイオン注入条件は例えば、加速電圧
４０ｋｅＶ，ドーズ量５×１０１５／ｃｍ２ とする。 この実施例によれば、ＷＳｉｘ 膜の異常酸化が生じる
ことはなく、信頼性の高い電極配線が得られる。
【００１８】本発明は上記実施例に限られるものではな
い。実施例では、ＬＤＤ構造のＭＯＳ型半導体装置を製
造する場合を説明したが、金属シリサイド膜形成工程と
、それが結晶化された後に酸化処理工程が入る他のあら
ゆる半導体装置の製造に適用して同様の効果が得られる
。また実施例では、Ｗのシリサイドを用いたが、その他
、Ｔｉ ，Ｚｒ ，Ｈｆ ，Ｖ，Ｎｂ ，Ｔａ ，Ｃｒ
，Ｍｏ ，Ｃｏ ，Ｎｉ ，Ｒｈ ，Ｐｄ，Ｉｒ ，
Ｐｔ 等のシリサイドを用いて電極配線を形成する場合
も同様に本発明を適用することができる。
い。実施例では、ＬＤＤ構造のＭＯＳ型半導体装置を製
造する場合を説明したが、金属シリサイド膜形成工程と
、それが結晶化された後に酸化処理工程が入る他のあら
ゆる半導体装置の製造に適用して同様の効果が得られる
。また実施例では、Ｗのシリサイドを用いたが、その他
、Ｔｉ ，Ｚｒ ，Ｈｆ ，Ｖ，Ｎｂ ，Ｔａ ，Ｃｒ
，Ｍｏ ，Ｃｏ ，Ｎｉ ，Ｒｈ ，Ｐｄ，Ｉｒ ，
Ｐｔ 等のシリサイドを用いて電極配線を形成する場合
も同様に本発明を適用することができる。
【００１９】
【発明の効果】以上説明したように本発明によれば、金
属シリサイドを電極配線に用いる場合に、結晶化した後
に露出した金属シリサイド膜表面をシリコン膜で覆って
酸化熱処理を行なうことによって、金属シリサイドの異
常酸化を防止して、信頼性の高い電極配線を持つ半導体
装置を製造することができる。
属シリサイドを電極配線に用いる場合に、結晶化した後
に露出した金属シリサイド膜表面をシリコン膜で覆って
酸化熱処理を行なうことによって、金属シリサイドの異
常酸化を防止して、信頼性の高い電極配線を持つ半導体
装置を製造することができる。
【図１】本発明の一実施例に係るＭＯＳ型半導体装置の
製造工程前半を示す断面図。
製造工程前半を示す断面図。
【図２】同実施例の製造工程後半を示す断面図。
【図３】従来例のＭＯＳ型半導体装置の製造工程前半を
示す断面図。
示す断面図。
【図４】同従来例の製造工程後半を示す断面図。
１１…シリコン基板、１２…素子分離酸化膜、１３…ゲ
ート酸化膜、１４…多結晶シリコン膜、１５…ＷＳｉｘ
膜、１６…ゲート電極配線、１７…熱酸化膜、１８，
２２…ソース拡散層、１９，２３…ドレイン拡散層、２
０…ＣＶＤ酸化膜、２１…アモルファス・シリコン膜、
２４…熱酸化膜。
ート酸化膜、１４…多結晶シリコン膜、１５…ＷＳｉｘ
膜、１６…ゲート電極配線、１７…熱酸化膜、１８，
２２…ソース拡散層、１９，２３…ドレイン拡散層、２
０…ＣＶＤ酸化膜、２１…アモルファス・シリコン膜、
２４…熱酸化膜。
Claims (1)
- 【請求項１】半導体基板上に金属シリサイド膜からなる
電極配線を形成する工程と、第１の酸化熱処理により前
記金属シリサイド膜表面に酸化膜を形成する工程と、前
記金属シリサイド膜表面の酸化膜を除去する工程と、露
出した前記金属シリサイド膜表面にシリコン膜を堆積す
る工程と、第２の酸化熱処理により前記シリコン膜を酸
化膜に変換する工程と、を備えたことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026298A JP2997554B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026298A JP2997554B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04266031A true JPH04266031A (ja) | 1992-09-22 |
| JP2997554B2 JP2997554B2 (ja) | 2000-01-11 |
Family
ID=12189432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026298A Expired - Fee Related JP2997554B2 (ja) | 1991-02-20 | 1991-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2997554B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283214A (ja) * | 1994-04-04 | 1995-10-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6017809A (en) * | 1996-12-11 | 2000-01-25 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| WO2000057463A1 (en) * | 1999-03-24 | 2000-09-28 | Tokyo Electron Limited | Heat treating method for thin film and forming method for thin film |
| JP2017022377A (ja) * | 2015-07-14 | 2017-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-02-20 JP JP3026298A patent/JP2997554B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283214A (ja) * | 1994-04-04 | 1995-10-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6017809A (en) * | 1996-12-11 | 2000-01-25 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| WO2000057463A1 (en) * | 1999-03-24 | 2000-09-28 | Tokyo Electron Limited | Heat treating method for thin film and forming method for thin film |
| US6448178B1 (en) | 1999-03-24 | 2002-09-10 | Tokyo Electron Limited | Heat treating method for thin film and forming method for thin film |
| JP2017022377A (ja) * | 2015-07-14 | 2017-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10763373B2 (en) | 2015-07-14 | 2020-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11393930B2 (en) | 2015-07-14 | 2022-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US12046683B2 (en) | 2015-07-14 | 2024-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US12389636B2 (en) | 2015-07-14 | 2025-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2997554B2 (ja) | 2000-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2891092B2 (ja) | 半導体装置の製造方法 | |
| US4425700A (en) | Semiconductor device and method for manufacturing the same | |
| JPH06310667A (ja) | 半導体装置およびその製造方法 | |
| JPH08321613A (ja) | 半導体装置の製造方法 | |
| JPH04266031A (ja) | 半導体装置の製造方法 | |
| JP2790157B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2792459B2 (ja) | 半導体装置の製造方法 | |
| JPS59200418A (ja) | 半導体装置の製造方法 | |
| KR100200184B1 (ko) | 반도체 장치의 제조방법 | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| JPS61224435A (ja) | 半導体装置 | |
| JP3264922B2 (ja) | 半導体装置の製造方法 | |
| JP3067433B2 (ja) | 半導体装置の製造方法 | |
| JP3176796B2 (ja) | 半導体装置の製造方法 | |
| JP3111516B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04155967A (ja) | 半導体装置の製造方法 | |
| JP2632159B2 (ja) | 半導体装置の製造方法 | |
| JP3238804B2 (ja) | 半導体装置の製造方法 | |
| JPH0770725B2 (ja) | 半導体装置の製造方法 | |
| JPH07183515A (ja) | 半導体装置の製造方法 | |
| JPS61168266A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH02181918A (ja) | 半導体装置の製造方法 | |
| JPS62104078A (ja) | 半導体集積回路装置の製造方法 | |
| JPH1126395A (ja) | 半導体装置及びその製造方法 | |
| JPH10223561A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081029 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081029 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091029 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |