JPH06310667A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH06310667A
JPH06310667A JP5180852A JP18085293A JPH06310667A JP H06310667 A JPH06310667 A JP H06310667A JP 5180852 A JP5180852 A JP 5180852A JP 18085293 A JP18085293 A JP 18085293A JP H06310667 A JPH06310667 A JP H06310667A
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gate
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Abstract

(57)【要約】 （修正有） 【目的】 ゲート電極の膜減りを回避して、ゲート酸化
膜の劣化ないしは破壊がなく、信頼性の高いＣＭＯＳ素
子を含む半導体装置およびその製造方法。 【構成】 シリコン基板１０と、ｎ形のソース／ドレイ
ン領域４２，４４、ゲート酸化膜３２およびゲート電極
３４を含むｎチャネルＭＯＳと、ｐ形のソース／ドレイ
ン領域２２，２４、ゲート酸化膜１２およびゲート電極
１４を含むｐチャネルＭＯＳと、ゲート電極３４とゲー
ト電極１４とを電気的に接続するゲート配線層と、を含
む。ゲート電極１４，３４およびゲート配線層の少なく
とも一方の導電層は、金属シリサイド層１４ｂ，３４ｂ
を含み、かつ、ゲート電極およびゲート配線層の任意の
領域に、III 族ドーパントおよびＶ族ドーパントの少く
とも一方からなる不純物が３×１０20ｃｍ-3より高い濃
度で存在しない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、相補型ＭＯＳ（ＣＭＯ
Ｓ）素子を含む半導体装置およびその製造方法に関す
る。
【０００２】
【技術の背景】従来、ＭＯＳ素子のゲート電極として、
ポリシリコン層と高融点金属シリサイド層との少なくと
も二層の積層構造からなるポリサイドゲート電極が知ら
れている。近年、ＩＣ素子の微細化にともない、このよ
うなＭＯＳ素子の電極の薄膜化が検討されており、例え
ば０．５μｍルールのデバイス構造においては、ゲート
電極の膜厚が３０００オングストローム程度以下である
ことが要求されている。
【０００３】ところで、本願発明者らによると、このよ
うな微細な電極構造においては、半導体装置の製造プロ
セスにおいてゲート電極形成後の熱処理で、ゲート電極
の膜厚、特にポリシリコン層の膜厚が薄くなる現象が確
認されている。このようなポリシリコン層の膜減りによ
ってゲート酸化膜に対するストレスが大きくなり、ある
いはシリサイド層の金属がゲート酸化膜に侵入するなど
の現象が生じ、その結果、ゲート酸化膜が破壊された
り、あるいはその特性が劣化する。
【０００４】
【発明が解決しようとする課題】本発明の目的は、この
ようなゲート電極の膜減りを回避して、ゲート酸化膜の
劣化ないしは破壊がなく、信頼性の高いＣＭＯＳ素子を
含む半導体装置およびその製造方法を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明は、ＣＭＯＳ素子
を含む半導体装置であって、前記ＣＭＯＳ素子は、シリ
コン基板と、このシリコン基板に形成され、ｎ形のソー
ス／ドレイン領域、ゲート酸化膜およびゲート電極を含
むｎチャネルＭＯＳ素子と、前記シリコン基板に形成さ
れ、ｐ形のソース／ドレイン領域、ゲート酸化膜および
ゲート電極を含むｐチャネルＭＯＳ素子と、前記ｎチャ
ネルＭＯＳ素子のゲート電極とｐチャネルＭＯＳ素子の
ゲート電極とを電気的に接続するゲート配線層と、を含
み、前記ゲート電極および前記ゲート配線層の少なくと
も一方の導電層は、少なくとも金属シリサイド層を含
み、かつ、前記ゲート電極および前記ゲート配線層の任
意の領域に、III 族ドーパントおよびＶ族ドーパントの
少くとも一方からなる不純物が３×１０20ｃｍ-3より高
い濃度で存在しないことを特徴とする。
【０００６】このような半導体装置を製造するための方
法として以下の方法があげられる。
【０００７】第１の製造方法は、（Ａ）シリコン基板上
に素子分離領域を形成し、ついでｎチャネルＭＯＳ素子
およびｐチャネルＭＯＳ素子のためのゲート酸化膜を形
成する工程、（Ｂ）少なくとも金属シリサイド層を含
む、ゲート電極および前記ゲート電極相互間を接続する
ゲート配線層を形成する工程、（Ｃ）一方のＭＯＳ素子
のアクティブ領域のみに開口を有し他方のＭＯＳ素子の
アクティブ領域および素子分離領域をカバーするレジス
トマスクを形成し、前記一方のＭＯＳ素子の極性に対応
する不純物を前記開口を介してドーピングすることによ
ってソース／ドレイン領域を形成する工程、および、
（Ｄ）前記レジストマスクを除去した後、前記他方のＭ
ＯＳ素子のアクティブ領域のみに開口を有し前記一方の
ＭＯＳ素子のアクティブ領域および素子分離領域をカバ
ーするレジストマスクを形成し、前記他方のＭＯＳ素子
の極性に対応する不純物を前記開口を介してドーピング
することによってソース／ドレイン領域を形成する工
程、を含むことを特徴とする。
【０００８】第２の製造方法は、（Ａ）シリコン基板上
に素子分離領域を形成し、ついでｎチャネルＭＯＳ素子
およびｐチャネルＭＯＳ素子のためのゲート酸化膜を形
成する工程、（Ｂ）少なくとも金属シリサイド層を含む
ゲート電極およびゲート配線層を形成する工程、（Ｃ）
前記ゲート電極および前記ゲート配線層の少なくとも一
方の表面層として、ソース／ドレイン領域形成時に導入
される不純物イオンの飛程距離より厚い絶縁膜を形成す
る工程、（Ｄ）ｐ形またはｎ形の不純物をｐチャネルＭ
ＯＳ領域またはｎチャネルＭＯＳ領域にそれぞれドーピ
ングすることによってソース／ドレイン領域を形成する
工程を含むことを特徴とする。
【０００９】第３の製造方法は、（Ａ）シリコン基板上
に素子分離領域を形成し、ついでｎチャネルＭＯＳ素子
およびｐチャネルＭＯＳ素子のためのゲート酸化膜を形
成する工程、（Ｂ）少なくとも金属シリサイド層を含
む、ゲート電極および前記ゲート電極相互間を接続する
ゲート配線層を形成する工程、（Ｃ）一方のＭＯＳ素子
領域に開口を有するレジストマスクを形成し、前記一方
のＭＯＳ素子の極性に対応する不純物を前記開口を介し
てドーピングすることによってソース／ドレイン領域を
形成する工程、および、（Ｄ）前記レジストマスクを除
去した後、前記他方のＭＯＳ素子領域に開口を有するレ
ジストマスクを形成し、前記他方のＭＯＳ素子の極性に
対応する不純物を前記開口を介してドーピングすること
によってソース／ドレイン領域を形成する工程、を含
み、工程（Ｄ）で形成されるレジストマスクは、前記ｎ
チャネルＭＯＳ素子とｐチャネル素子との境界領域で、
工程（Ｃ）で形成されたレジストマスクに対して少なく
とも１μｍ重なる状態で形成されることを特徴とする。
【００１０】
【作用】図１は、ｐチャネルＭＯＳＦＥＴのゲート電極
の膜厚が減少している状態を示す模式図である。このｐ
チャネルＭＯＳＦＥＴ１００は、ｎ形のＳｉ基板１０の
表面に素子分離領域２０およびゲート酸化膜１２が形成
されている。ゲート酸化膜１２の表面にはゲート電極１
４が形成され、このゲート電極１４は下層のポリシリコ
ン層１４ａと上層の金属シリサイド層１４ｂとから構成
されている。Ｓｉ基板１０には、ゲート電極１４の両サ
イドにソース／ドレイン領域２２，２４が形成されてい
る。なお、「ソース／ドレイン領域」とは、ソース領域
およびドレイン領域の少なくとも一方を示し、一方がソ
ース領域のとき他方はドレイン領域である。
【００１１】本願の発明者等は、このようなＭＯＳＦＥ
Ｔにおいて、以下の現象を確認している。すなわち、ゲ
ート電極１４の形成時には、図１において鎖線で示すよ
うに、ゲート電極１４はほぼ均一の厚みを有するポリサ
イド構造を有するが、その後の、例えば８００℃以上の
高温酸化処理を経たのちには、ポリシリコン層１４ａが
著しく消耗され、特に中央部の膜厚が薄くなっている。
このようなポリシリコン層１４ａの膜減りによって、ゲ
ート酸化膜１２のゲート耐圧が劣化し、はなはだしい場
合には金属シリサイド層のゲート酸化膜中への金属の侵
入によってゲート酸化膜１２が破壊される。このような
問題は、ゲート電極１４の膜厚が小さいほど深刻とな
る。
【００１２】本願発明者等は、ゲート電極１４を構成す
るポリシリコン層１４ａの膜減りの原因を検討するため
に各種のテストを行い、特に大きな影響を与える原因の
１つとして以下の結果を得ることができた。その実験方
法および実験結果について述べる。
【００１３】（１）実験方法 ゲート電極としてポリシリコン層１４ａおよび金属シリ
サイド層１４ｂの二層構造からなるポリサイドゲート電
極（Ｔｙｐｅ−１）と、ポリシリコン層の単層からなる
ゲート電極（Ｔｙｐｅ−２）との２種類のサンプルを形
成し、各サンプルについてドーパントの種類を変え、酸
化処理を行ったときに形成される酸化膜の厚さを測定し
た。
【００１４】サンプルの形成方法、ドーパントの種類お
よび酸化処理は以下のようである。
【００１５】サンプルの形成 図２（Ａ）は、ポリサイドゲート電極（Ｔｙｐｅ−１）
を示し、図２（Ｂ）は単層のポリシリコン層からなるゲ
ート電極（Ｔｙｐｅ−２）を示している。これ等のゲー
ト電極１４は、図４に示すフローチャートに従って形成
される。
【００１６】Ｔｙｐｅ−１のゲート電極の製造において
は、ｎ形Ｓｉ基板１０上に８５０℃のウェット酸化によ
って膜厚約１５０オングストロームのゲート酸化膜１２
が形成される。ゲート酸化膜１２上には、低圧化学気相
成長法（ＬＰＣＶＤ）によって膜厚約１５００オングス
トロームのポリシリコン層１４ａが形成される。このポ
リシリコン層１４ａには、温度８５０℃でＰＯＣｌ3 ソ
ースを用いてリンがドーピングされる。
【００１７】ポリシリコン層１４ａの表面には、温度約
６０℃、圧力４×１０-3Ｔｏｒｒのアルゴン雰囲気下に
おいて、ＤＣマグネトロンスパッタリングにより膜厚１
５００オングストロームのモリブデンシリサイド（Ｍｏ
Ｓｉ2.3 ）層１４ｂが形成される。さらに、９００℃で
３０分間のドライ酸化およびチッ素雰囲気下において１
０００℃で３０分間のアニーリングを行うことにより、
膜厚３０ｎｍの熱酸化膜が形成される。この熱酸化膜を
ドライエッチングにより除去し、モリブデンシリサイド
表面を露出させた。このときのドライエッチング条件
は、ＣＨＦ3 １００（ＳＣＣＭ），Ｃ2 Ｆ6 ６５（ＳＣ
ＣＭ），圧力２００（ｍＴｏｒｒ），パワー５５０
（Ｗ）で、エッチング時間３０秒であった。引き続い
て、酸化シリコン層（オキサイドキャップ）を１５（ｎ
ｍ）堆積させた。このときの堆積条件は、７８０℃，２
００ＰａのＮ2 Ｏ＋ＣＨ4 ガス中で２３分間酸化処理を
行なった。以上のプロセスによって、Ｔｙｐｅ−１のゲ
ート電極１４が形成される。
【００１８】Ｔｙｐｅ−２のゲート電極１４は、上記Ｔ
ｙｐｅ−１のゲート電極の製造プロセスにおいて、モリ
ブデンシリサイド層１４ｂを形成しない以外は同様にし
て形成される。
【００１９】ドーパントの注入 前記各サンプルについて、イオン注入法により複数のド
ーパントをそれぞれゲート電極１４に注入する。この際
用いたドーパントの種類、打込み量および打込みエネル
ギーを以下に示す。
【００２０】 (a) ドーパントなし (b) Ａｓ，６×１０15ｃｍ-2，５０ＫｅＶ (c) ＢＦ2 ，４×１０15ｃｍ-2，６０ＫｅＶ (d) ＢＦ2 ，４×１０15ｃｍ-2，６０ＫｅＶ Ａｓ，６×１０15ｃｍ-2，５０ＫｅＶ高温酸化処理 ドーパントの注入後、９００℃で２０分間アニーリング
を行い、その後８３０℃で４０分間ウェット酸化を行っ
た。この高温酸化により、図２（Ａ），図２（Ｂ）にお
いて鎖線で示すように酸化膜１８が形成される。このよ
うにして形成された酸化膜１８の膜厚を透過型電子顕微
鏡（ＴＥＭ）によって測定した。その結果を図３に示
す。
【００２１】実験結果 図３は、横軸にドーパントの種類を示し、縦軸に酸化膜
１８の厚みを示している。この図から次のことが明らか
である。
【００２２】ポリサイドからなるＴｙｐｅ−１のゲート
電極およびポリシリコンの単層からなるＴｙｐｅ−２の
ゲート電極のいずれの場合も、ドーパントが注入されな
いサンプルよりドーパントが注入されたサンプルの方が
酸化膜１８の膜厚が大きくなることがわかった。
【００２３】Ｔｙｐｅ−１のサンプルにおいては、酸化
膜１８の厚みはドーパントの種類によって異なる。すな
わち、ドーパントとしてＡｓ単体を用いた場合よりＢＦ
2 単体を用いた場合のほうが膜厚が大きく、また、これ
らの場合よりＡｓとＢＦ2 との両者を共存させた場合の
方が膜厚はさらに大きくなる。これに対し、Ｔｙｐｅ−
２のサンプルでは、酸化膜１８の厚みは不純物の種類に
あまり依存しないことがわかる。
【００２４】このように、金属シリサイドを含むポリサ
イド電極は、ポリシリコン単体の電極層に比べて異常酸
化による酸化膜の増大が著しく、またIII 族のドーパン
ト（ＢＦ2 ）とＶ族のドーパント（Ａｓ）とが共存した
場合にも著しい異常酸化が生ずることが判明した。
【００２５】このような異常な増速酸化は、以下のメカ
ニズムによって起こると考えられる。すなわち、ゲート
酸化膜１４、特に金属シリサイド層１４ｂ中における
Ｂ，Ａｓ，Ｐなどのドーパントの固溶度が小さいため、
酸化によって形成されるＳｉＯ2 膜１８中にこれ等のド
ーパントが吐き出される。これらのドーパントが拡散さ
れたＳｉＯ2 膜中における酸化種（Ｏ，ＯＨ）は拡散係
数が大きいため、酸化膜の形成が助長される。また、フ
ッ素は拡散係数が非常に大きいため、酸化膜１８へ容易
に移動することができ、このフッ素によっても酸化がか
なり促進される。
【００２６】このような増速酸化に伴って、モリブデン
シリサイド層中のシリコン量が化学量論値未満となるた
め、下層のポリシリコン層１４ａ中のＳｉがシリサイド
電極１４ｂに供給され、その結果ポリシリコン層１４ａ
が消費されて膜厚が小さくなる。
【００２７】本発明はこのような知見に基づいてなされ
たものであり、本発明においては、金属シリサイド層を
含むゲート電極あるいはゲート配線層などの導電層にお
ける任意の領域でIII 族ドーパントとＶ族ドーパントの
少くとも一方からなる不純物の濃度を３×１０20ｃｍ-3
以下、好ましくは前記シリサイド層中の前記不純物の濃
度を１×１０18ｃｍ-3以下、より好ましくは１×１０16
ｃｍ-3以下とすることにより、異常な増速酸化を抑制
し、その結果ポリシリコン層の消費を抑制することがで
きる。
【００２８】前記Ｖ族ドーパントとしては、ヒ素、リン
およびアンチモンから選択される少なくとも一種を用い
ることができ、III 族ドーパントとしては、ホウ素、お
よびフッ化ホウ素などのハロゲン化ホウ素の少なくとも
１種を用いることができる。
【００２９】III 族とＶ族のドーパントが共存した場合
に特に異常酸化が生じやすいため、任意の導電層領域に
おけるIII 族ドーパントの濃度は１．９×１０20ｃｍ-3
以下、さらに１×１０19ｃｍ-3以下であることが好まし
い。また、Ｖ族ドーパントの濃度は２．９×１０20ｃｍ
-3以下であることが好ましく、さらに２×１０20ｃｍ-3
以下であることが好ましい。
【００３０】また、ＢＦ2 は特にｐチャネルＭＯＳ素子
のゲート電極において増速酸化を生じやすいため、任意
の導電層領域におけるＢＦ2 の濃度は、好ましくは３．
３×１０19ｃｍ-3以下、より好ましくは１×１０19ｃｍ
-3以下、さらに好ましくは１×１０18ｃｍ-3以下であ
る。
【００３１】さらに、前記ゲート電極には、その金属シ
リサイド層にソース／ドレイン領域に導入されるドーパ
ントが含まれないことが好ましい。
【００３２】
【実施例】第１実施例 図５および図６は、この実施例のＣＭＯＳＦＥＴの要部
を示し、図５はＣＭＯＳＦＥＴを模式的に示す断面図で
あり、図６はＣＭＯＳＦＥＴを模式的に示す平面図であ
る。
【００３３】このＣＭＯＳＦＥＴはｎ形のＳｉ基板１０
にｐチャネルＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）１００と
ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）２００とが
素子分離領域を２０を介して形成されている。ｐＭＯＳ
ＦＥＴ１００は、Ｓｉ基板１０内に形成されたｎウェル
２６，ゲート酸化膜１２，ゲート電極１４およびソース
／ドレイン領域２２，２４から構成されている。また、
ｎＭＯＳＦＥＴ２００は、Ｓｉ基板１０内に形成された
ｐウェル４６，ゲート酸化膜３２，ゲート電極３４およ
びソース／ドレイン領域４２，４４から構成されてい
る。そして、前記ゲート電極１４と前記ゲート電極３４
とは、ポリサイド構造のゲート配線層５０によって電気
的に接続されている。
【００３４】前記ゲート電極１４は、ポリシリコン層１
４ａと金属シリサイド層１４ｂとが積層されたポリサイ
ド構造をなしている。そして、ゲート電極１４にはIII
族のドーパントとしてＢまたはＢＦ2 が０．９〜１．９
×１０20ｃｍ-3およびＶ族ドーパントとしてＡｓまたは
Ｐが０．９〜２．９×１０20ｃｍ-3の濃度で導入されて
いる。
【００３５】前記ゲート電極３４は、前記ゲート電極１
４と同様にポリシリコン層３４ａと金属シリサイド層３
４ｂとからなるポリサイド構造をなしている。そして、
そのゲート電極３４には、III 族ドーパントとしてＢま
たはＢＦ2 がほとんど存在せず、すなわちＢまたはＢＦ
2 が１×１０19ｃｍ3 以下の濃度で存在し、Ｖ族ドーパ
ントとしてＡｓまたはＰが０．９〜２．９×１０20ｃｍ
-3の濃度で存在している。
【００３６】また、前記ゲート配線層５０にはIII 族ド
ーパントおよびＶ族ドーパントが実質的に共存した状態
で存在しない。具体的には、III 族ドーパントとしてＢ
あるいはＢＦ2 がほとんど存在せず、すなわちＢあるい
はＢＦ2 が１×１０19ｃｍ3以下の濃度で存在し、Ｖ族
ドーパントとしてＡｓあるいはＰが０．９〜２．９×１
０20ｃｍ-3の濃度で存在している。
【００３７】前記ゲート電極１４および３４は、ゲート
電極の形成時において、それぞれ金属シリサイド層１４
ｂおよび３４ｂにおけるシリコンが化学量論的な比より
過剰に含まれていることが好ましい。例えば、金属シリ
サイドとしてモリブデンシリサイドあるいはタングステ
ンシリサイドを用いた場合には、ＭｏＳｉｘにおいてｘ
が２．１〜２．７、ＷＳｉｘにおいてｘが２．１〜２．
７であることが好ましい。
【００３８】次に、本実施例のＣＭＯＳＦＥＴの製造工
程について図７〜図１４を参照して説明する。 （Ａ） 図７に示すように、通常の方法を用いてｎ形の
シリコン基板１０内にｎ形ウェル２６およびｐ形ウェル
４６を形成し、ついでＬＯＣＯＳ技術によって素子分離
領域２０を形成する。その後、通常の方法を用いてゲー
ト酸化膜１２および３２を形成する。 （Ｂ） 次に、図８に示すように、ゲート電極１４，３
４を形成する。製造方法の一例を挙げれば、まず、ポリ
シリコン層をＣＶＤ法によって１０００〜４０００オン
グストロームの膜厚で形成する。このときの条件として
は、例えば温度６３０℃、４０Ｐａの圧力でＳｉＨ4 −
Ｏ2 系雰囲気を用いる。形成されたポリシリコン層１４
ａ，３４ａにはＰが０．９〜４．９×１０20ｃｍ-3の濃
度でドーピングされる。さらに、モリブデンシリサイド
層をスパッタリング法を用い、１０００〜３０００オン
グストロームの膜厚で堆積させる。スパッタリングの条
件は、８ｍＴｏｒｒのアルゴンガス雰囲気下において、
ターゲットとしてＷＳｉｘ（ｘ；２．４）を用いる。そ
の後、ドライエッチングによって所定領域をエッチング
してゲート電極１４，３４およびゲート配線層５０（図
示せず）を形成する。 （Ｃ） 図９および図１０に示すように、ｐチャネル領
域のアクティブ領域（ゲート酸化膜１２が形成された領
域）を開口したレジストマスク６０を形成する。このレ
ジストマスク６０は、図１０に示すように、ゲート酸化
膜１２が形成されたアクティブ領域以外、すなわちｎチ
ャネル領域のみならず素子分離領域２０およびこの素子
分離領域２０に形成されたポリサイドゲート配線層５０
を全体的にマスキングするように形成されている。ま
た、レジストマスク６０は、マスク合わせの誤差を考慮
してクリアランスＣ１の分だけ拡大して形成されてい
る。
【００３９】その後、III 族ドーパントとしてＢＦ2 ま
たはＢをイオン注入して、ソース／ドレイン領域２２，
２４を形成する。このときのイオン注入の条件は、例え
ばイオン打ち込み量が１〜８×１０15ｃｍ-2、打ち込み
エネルギーが５〜８０ＫｅＶである。このイオン打ち込
みによって、ソース／ドレイン領域２２，２４における
不純物濃度は、デバイス製造工程終了後最も濃度が高い
部分で１〜３×１０20ｃｍ-3となる。 なお、不純物を
ドーピングする際には、通常ドーピング領域に１００〜
４００オングストローム程度の酸化シリコン膜が形成さ
れる。 （Ｄ） 図１１および図１２に示すように、ｎチャネル
領域のアクティブ領域（ゲート酸化膜３２が形成された
領域）を開口したレジストマスク６２を形成する。この
レジストマスク６２は、前記アクティブ領域以外、すな
わちｐチャネル領域のみならず素子分離領域２０および
この素子分離領域２０に形成されたゲート配線層５０を
全体的にマスキングしている。また、レジストマスク６
２は、マスク合わせの誤差を考慮して、クリアランスＣ
２の分だけ拡大して形成されている。
【００４０】その後、Ｖ族ドーパントとしてＡｓまたは
Ｐを注入してソース／ドレイン領域４２，４４を形成す
る。イオン注入の条件は、例えば、イオン打ち込み量が
１〜８×１０15ｃｍ-2、打ち込みエネルギーが５〜８０
ＫｅＶである。このイオン打ち込みによって、ソース／
ドレイン領域２２，２４における不純物濃度は、デバイ
ス製造工程終了後、最も濃度が高い部分で１〜３×１０
20ｃｍ-3となる。
【００４１】以上の（Ｃ），（Ｄ）の工程においては、
ソース／ドレイン領域を形成する際に、ドーパント注入
領域をアクティブ領域に限定している。その結果、フィ
ールド領域（素子分離領域）およびフィールド領域に形
成されたポリサイドゲート配線層５０に過剰なドーパン
トが注入されない。したがって、ポリサイドゲート配線
層５０には、III 族のドーパントがほとんど存在せず、
かつＶ族のドーパントが１ｘ１０20cm-3より高い高濃度
で存在することがない。 （Ｅ） 図１３に示すように、素子表面上に通常の方法
によって層間絶縁膜（ＰＳＧ）５２を形成し、さらに、
この層間膜５２上にＴＦＴ（Thin Film Transistor）あ
るいは高抵抗のポリシリコンゲート配線層５４を形成す
る。 （Ｆ） ついで、図１４に示すように、ＴＦＴ，または
ポリシリコンゲート配線層５４の表面を酸化して酸化膜
５６を形成する。この酸化膜５６は、ＴＦＴのゲート膜
または高抵抗の安定化保護膜として機能する。
【００４２】以上のプロセスによって形成された半導体
素子は、ゲート電極、特にｐＭＯＳＦＥＴのゲート電極
１４の膜べりを効果的に防止することができる。これは
主に次の理由による。
【００４３】フィールド領域２０に、Ｖ族ドーパント
が高濃度で存在せず、かつIII 族ドーパントがほとんど
存在しないため、Ｖ族原子Ａｓ，Ｐの拡散によってゲー
ト電極１４にＶ族ドーパントとIII 族ドーパントとが高
濃度で共存することがなく、その結果、異常な増速酸化
を生ずることがない。
【００４４】従来においては、ソース／ドレイン領域の
拡散層を形成する際にフィールド領域２０にわたってマ
スクが形成されないために、フィールド領域内のポリサ
イド電極にはIII 族，Ｖ族原子が高濃度に導入されてい
た。そして、金属シリサイド層におけるＶ族原子（Ａ
ｓ，Ｐ）は拡散速度が非常に速いため、後の酸化熱処理
時にｐＭＯＳＦＥＴのゲート電極にまでＡｓ，Ｐが拡散
することとなる。このため、ｐＭＯＳＦＥＴのポリサイ
ド電極においては、高濃度のＶ族原子とIII 族原子とが
共存することになり、異常な増速酸化が発生していた。
【００４５】また、本発明の製造方法においては、製
造工程の最終段階で行われる高温の酸化処理工程前にお
いて、ゲート電極１４，３４の金属シリサイド層１４
ｂ，３４ｂにおけるＳｉの組成比が化学量論的な比すな
わちＭＳｉ2 （Ｍ：金属）より大きく設定されている。
そのため、前記酸化処理工程において金属シリサイド層
１４ｂ，３４ｂ中のＳｉが消費されることになり、その
下層のポリシリコン層１４ａ，３４ａのＳｉの消費が抑
制され、その結果このポリシリコン層の膜べりが防止さ
れる。
【００４６】本実施例の半導体装置においては、ソース
／ドレイン領域の形成の段階で、ｎＭＯＳＦＥＴのゲー
ト電極３４にＡｓ，ＳｂまたはＰのＶ族元素が５ｘ１０
20ｃｍ-3より高い濃度で、かつＢまたはＢＦ2 が１ｘ１
０19ｃｍ-3より高い濃度で共存しないようにする必要が
ある。また、ｐＭＯＳＦＥＴ１００のポリサイドゲート
電極１４には、III 族原子のＢまたはＢＦ2 が２×１０
20ｃｍ-3より高い濃度で存在しないことが必要である。
【００４７】第２実施例 本実施例においては、ドーパントを導入してソース／ド
レイン領域を形成するときに、ゲート電極には前記ドー
パントが実質的に注入されない半導体装置の製造方法に
ついて説明する。
【００４８】図１５及び図１６は、本実施例のＣＭＯＳ
ＦＥＴを構成するｎチャネルＭＯＳＦＥＴの製造プロセ
スを模式的に示している。
【００４９】まず、図１５に示すように、シリコン基板
１０上に素子分離領域２０を形成し、その後ゲート酸化
膜１２を形成する。ゲート酸化膜１２上には、ポリシリ
コン層３４ａ、金属シリサイド層３４ｂ及びシリコン酸
化膜３６が積層した状態で形成されている。前記ポリシ
リコン層３４ａには、リンが２×１０20ｃｍ-3の濃度で
ドーピングされている。
【００５０】ついで、図１６に示すように、ウエハ全面
にＣＶＤ法により酸化膜を形成した後エッチングするこ
とによりサイドウォール３８ａ，３８ｂが形成される。
このとき、ゲート電極３４の表面には、前記酸化膜３６
に由来する絶縁膜とサイドウォール３８ａ，３８ｂから
なる絶縁膜３８が形成されている。この絶縁膜３８は、
ドーパントイオンの飛程距離より厚い膜厚を有し、前記
ゲート電極３４中にドーパントが導入されないように構
成されている。例えば、ＢＦ2 を５０ＫｅＶの加速エネ
ルギーでイオン注入させたときの飛程距離は４６１オン
グストロームであるため、絶縁膜３８は少くとも４６１
オングストロームより厚い膜厚、望ましくは注入分布の
標準偏差２４５オングストロームの３倍の１１９６オン
グストローム以上の膜厚を有する。
【００５１】また、ゲート電極３４の両サイドのゲート
酸化膜１２上にはドーパントイオンの飛程距離より薄い
酸化シリコン膜３９が形成されている。
【００５２】その後、ドーパントとしてリンをイオン注
入法によりドーピングする。その結果、ソース／ドレイ
ン領域４２，４４にはリンが注入されるが、ゲート電極
３４にはリンがほとんどドーピングされない。
【００５３】このような方法によって得られたｎチャネ
ルＭＯＳＦＥＴは、図１７に示すように、ゲート電極形
成後における高温処理時に形成される熱酸化膜４０が、
不純物を含まないあるいは低濃度のリンを含むイントリ
ンジックに近いＳｉＯ2 から構成される。この酸化膜中
の酸化原子（Ｏ，ＯＨ）の拡散係数は小さく、金属シリ
サイド層３４ｂの酸化速度は遅く異常酸化を生じない。
そのため、下地ポリシリコン層３４ａのシリコンがシリ
サイド層３４ｂの表面に供給されることがなく、その膜
べりを生じることがない。
【００５４】以上、ｎチャネルＭＯＳＦＥＴについて説
明したが、これはｐチャネルＭＯＳＦＥＴについても同
様に適用することができる。すなわち、図１６に示す工
程において、ドーパントの種類をｐ形ドーパント（Ｂ）
に変えることにより、膜べりのないｐチャネルＭＯＳＦ
ＥＴを得ることができる。
【００５５】本実施例においては、ソース／ドレイン拡
散領域の形成時にゲート電極へドーパントを導入しない
ことにより、高濃度のIII 族およびＶ族ドーパントの共
存を回避し、異常な増速酸化を防止している。
【００５６】次に、本発明の第３実施例ないし第６実施
例について述べる。これらの実施例においては、ｐＭＯ
ＳＦＥＴとｎＭＯＳＦＥＴの境界領域におけるゲート電
極層のドーパント分布に特徴を有している。
【００５７】第３実施例 図１８は、本実施例の半導体装置の要部を模式的に示す
平面図である。
【００５８】この装置においては、ｐＭＯＳＦＥＴ１０
０とｎＭＯＳＦＥＴ２００が直線的なゲート電極層７０
によって接続されている。ｐＭＯＳＦＥＴ１００および
ｎＭＯＳＦＥＴ２００の基本的構造は前記第１実施例の
装置（図５，図６参照）と同じである。そして、第１実
施例の装置と機能に同一の部分には同一の符号を付して
ある。すなわち、ｐＭＯＳＦＥＴ１００は、ｎ形ウェル
２６内に形成されたソース／ドレイン領域２２，２４お
よびこれらソース／ドレイン領域２２，２４の間に形成
されたゲート電極層７０を含み、ｎＭＯＳＦＥＴ２００
は、ｐ形ウェル４６内に形成されたソース／ドレイン領
域４２，４４およびゲート電極層７０を含んでいる。こ
のゲート電極層７０は、ｐＭＯＳＦＥＴ１００のゲート
電極７０ａと、ｎＭＯＳＦＥＴ２００のゲート電極７０
ｂと、両者のゲート電極７０ａ，７０ｂを接続するゲー
ト配線層７０ｃとを含む。そして、ｐＭＯＳＦＥＴ１０
０のアクティブ領域とｎＭＯＳＦＥＴのアクティブ領域
は素子分離領域２０によって分離されている。
【００５９】図１９（Ａ）〜（Ｄ）は、本実施例におけ
る半導体装置の製造方法の一例を模式的に示す断面図で
ある。これらの図は図１８におけるＡ−Ａ線断面を示
す。
【００６０】（Ａ）ｎ形ウエル２６およびｐ形ウエル４
６が形成された、比抵抗８〜１２（Ωｃｍ）のｐ形シリ
コン基板１０上に、１０００℃の乾燥酸素雰囲気中で２
０分間熱酸化させることによって、４０ｎｍのゲート酸
化膜１２，３２を形成させたのち、ゲート電極材とし
て、タングステンシリサイド層をスパッタリング法で３
００ｎｍ堆積させた。スパッタリングの条件は、アルゴ
ンガスを２．８ｍＴｏｒｒに制御して、１．５ＫＷの電
力で６０秒間スパッタする。また、このときのスパッタ
ターゲットの組成比はＷ：Ｓｉ＝１：３．０であった。
【００６１】更に、ポジレジストを用いたフォトリソグ
ラフィーによって所定のパターニングを行ったのち、ド
ライエッチングによってタングステンシリサイド層をエ
ッチングしてゲート電極層７０を形成した（図１９
（Ａ））。この時、タングステンシリサイド層のエッチ
ング条件は、ＳＦ6 およびＣ１ガスを圧力０．６Ｔｏｒ
ｒとし、１５０Ｗの電力で６０秒程度とした。更に、９
００℃のＯ2 雰囲気中で３０秒間酸化し、タングステン
シリサイド層をシリサイド化させた。
【００６２】（Ｂ）次に、ＣＶＤ法によって酸化シリコ
ン層８０を１０ｎｍ堆積させた。この時の堆積条件は、
７８０℃、２００ＰａのＮ2 Ｏ＋ＣＨ4 ガス中で１５分
間熱処理を行う。フォトリソグラフィーによってｐＭＯ
Ｓ領域に開口を有するレジストマスク６２を形成した
後、イオン化した硼素（Ｂ+ ）を３０ＫｅＶの加速エネ
ルギーで８×１０15（個／ｃｍ2 ）イオン注入した（図
１９（Ｂ））。これによって、ソース／ドレイン領域２
２，２４が形成される。また、同時にソース／ドレイン
領域２２，２４に隣接したゲート電極層７０の一部にも
Ｂがドーピングされｐ形拡散領域７０Ｐが形成されてし
まう。
【００６３】（Ｃ）次に、レジストマスク６２を除去
後、フォトリソグラフィーによってｎＭＯＳ領域に開口
を有するレジストマスク６４を形成した後、イオン化し
たリン（Ｐ+ ）を４０Ｋｅｖの加速エネルギーで８×１
０12（個／ｃｍ2 ）イオン注入した。このとき、前記レ
ジストマスク６２および前記レジストマスク６４は、両
者の端部が例えば４μｍ重なるように形成される。そう
することによって、ゲート電極層７０において、リンが
イオン注入された領域７０Ｎと、硼素がイオン注入され
た領域７０Ｐとが約４μｍ離れて存在することになる。
この距離はレジストマスクの位置誤差、あるいはこの後
の熱処理温度で変化するが、不純物活性化のためには８
００度相当の熱処理が必要であるから、その拡散を考慮
して最低でも１μｍの間隔Ｄが必要である（図１９
（Ｃ））。
【００６４】（Ｄ）４００℃で、ＳｉＨ4 、Ｏ2 ガスの
熱分解（ＣＶＤ法）によって、第１層間膜（ＳｉＯ
2 膜）５６ａを２００ｎｍ堆積させた後、８５０度でウ
エット酸化を３０分間行うことによって不純物の活性化
を行う。その後、第２層間膜（ＳｉＯ2 膜）５６ｂを、
例えばＣＶＤ法によって２００ｎｍ堆積させ、ついでコ
ンタクトホールをフォトリソグラフィーおよびドライエ
ッチングによって開孔する。さらに配線金属例えば、Ａ
ｌ−Ｓｉ（１％含有）層を蒸着し、この配線金属層をフ
ォトリソグラフィーおよびドライエッチングして、配線
に必要な部分を残し配線層５８を形成する（図１９
（Ｄ））。
【００６５】このようにして形成された半導体装置にお
いては、ソース／ドレイン領域形成時にゲート電極層７
０中に導入されたIII 族元素（Ｂ）とＶ族元素（Ｐ）と
の注入領域は、互いに所定距離、例えば１μｍ以上離れ
ていることから、これらのドーパントが相互に拡散して
も両者が共存することはない。したがってリンと硼素の
濃度が同一領域においてそれぞれ１×１０18（個／ｃｍ
3 ）以上含まれることはない。従って、後の熱処理に於
いてウエット酸化処理等を行っても異常な酸化を起こし
てタングステンシリサイド層７０中のＳｉの組成比が２
未満となってゲート耐圧の劣化を引き起こすことはな
い。
【００６６】第４実施例 図２０（Ａ）〜（Ｄ）は、本実施例における半導体装置
の製造方法の一例を示す図である。本実施例は、ゲート
電極層をポリサイド構造とした点で前記第３実施例と異
なる。
【００６７】（Ａ）ｎ形ウエル２６およびｐ形ウエル４
６が形成された、比抵抗８〜１２（Ωｃｍ）のｐ形シリ
コン基板１０上に、１０００℃の乾燥酸素雰囲気中で２
０分間熱酸化させることによって、４０ｎｍのゲート酸
化膜１２，３２を形成させる。そののち、ゲート電極材
として、始めにＣＶＤ法によってポリシリコン層７２を
２００ｎｍ堆積させた後、スパッタリング法によってタ
ングステンシリサイド層７４を３００ｎｍ堆積させた。
ポリシリコン層７２の堆積条件は、６３０度、１００ｍ
Ｔｏｒｒの圧力で、ＳｉＨ4 を熱分解させた。タングス
テンシリサイド層７４のスパッタリング条件は、アルゴ
ンガスを２．８ｍＴｏｒｒに制御して、１．５ＫＷの電
力で６０秒間とした。また、この時のスパッタターゲッ
トの組成比はＷ：Ｓｉ＝１：２．４であった。
【００６８】更に、ポジレジストを用いたフォトリソグ
ラフィーによって所定のパターニングを行ったのち、ド
ライエッチングによってタングステンシリサイド層７４
およびポリシリコン層７２をエッチングした（図２０
（Ａ））。この時、タングステンシリサイド層７４のエ
ッチング条件は、０．６ＴｏｒｒのＳＦ6 およびＣ１ガ
スを用い、１５０Ｗの電力で６０秒程度とした。ポリシ
リコン層７２のエッチング条件は０．６ＴｏｒｒのＣｌ
ガスを用い１５０Ｗで６０秒程度とした。更に、９００
℃のＯ2 雰囲気中で３０秒間酸化しタングステンシリサ
イド層７４をシリサイド化させた。
【００６９】（Ｂ）次に、ＣＶＤ法によって酸化シリコ
ン層８０を１０ｎｍ堆積させた。この時の堆積条件は、
７８０℃、２００ＰａのＮ2 Ｏ＋ＣＨ4 ガス中で１５分
間熱処理を行う。フォトリソグラフィーによってｐＭＯ
Ｓ領域に開口を有するレジストマスク６２を形成した
後、イオン化した硼素（Ｂ+ ）を３０ＫｅＶの加速エネ
ルギーで８×１０15（個／ｃｍ2 ）イオン注入した（図
２０（Ｂ））。これによってソース／ドレイン領域２
２，２４が形成されるとともに、ゲート電極層７０のシ
リサイド層７４にｐ形拡散領域７０Ｐが形成される。
【００７０】（Ｃ）次に、レジストマスク６２を除去
後、フォトリソグラフィーによってｎＭＯＳ領域に開口
を有するレジストマスク６４を形成した後、イオン化し
たリン（Ｐ+ ）を４０ＫｅＶの加速エネルギーで８×１
０12（個／ｃｍ）イオン注入した。この時、前記第３実
施例と同様にリンがイオン注入された領域７０Ｎと、硼
素がイオン注入された領域７０Ｐとは、相互に４μｍ程
度離れている。両領域の距離はレジストマスクの位置誤
差、あるいはこの後の熱処理温度で変化するが、不純物
活性化のためには８００度相当の熱処理が必要であるか
ら、その拡散を考慮して最低でも１μｍの間隔が必要で
ある（図２０（Ｃ））。
【００７１】（Ｄ）４００℃で、ＳｉＨ4 、Ｏ2 ガスの
熱分解（ＣＶＤ法）によって第１層間膜５６ａを２００
ｎｍ堆積させた後、８５０度でウエット酸化を３０分間
行うことによって不純物の活性化を行う。その後、第２
層間膜５６ｂを、例えばＣＶＤ法によって２００ｎｍ堆
積させる。ついでコンタクトホールを形成し、配線金属
例えばＡｌ−Ｓｉ（１％含有）層を蒸着し、フォトリソ
グラフィーおよびドライエッチングによって、配線に必
要な部分を残して配線層５８を形成する。（図２０
（Ｄ））。
【００７２】このようにして形成された半導体装置にお
いては、ゲート電極層７０に導入されたIII 族元素
（Ｂ）とＶ族元素（Ｐ）の注入領域が、互いに１μｍ以
上離れていることから、両元素が相互に拡散してもリン
と硼素の濃度が同一領域で１×１０18［個／ｃｍ3 ］以
上含まれることはない。従って、後の熱処理に於いてウ
エット酸化処理等を行っても異常な酸化を起こしてタン
グステンシリサイド層７４中のＳｉの組成比が２未満と
なってゲート耐圧の劣化を引き起こすことはない。
【００７３】第５実施例 図２１（Ａ）〜（Ｄ）は、本実施例における半導体装置
の製造方法の一例を示す図である。本実施例は、ゲート
電極層を金属シリサイド層と酸化シリコン層との２層構
造とした点で前記第３実施例と異なる。
【００７４】（Ａ）ｎ形ウエル２６およびｐ形ウエル４
６が形成された、比抵抗８〜１２（Ωｃｍ）のｐ形シリ
コン基板１０上に、１０００℃の乾燥酸素雰囲気中で２
０分間熱酸化させることによって、４０ｎｍのゲート酸
化膜１２，３２を形成させる。その後ゲート電極材とし
て、タングステンシリサイド層７４をスパッタリング法
で３００ｎｍ堆積させた。スパッタリング条件は、アル
ゴンガスを２．８ｍＴｏｒｒに制御して、１．５ＫＷの
電力で６０秒間とした。また、この時のスパッタターゲ
ットの組成比はＷ：Ｓｉ＝１：３．０であった。次に、
酸化シリコン層７６をＣＶＤ法によって２００ｎｍ堆積
させた。堆積条件は、７８０℃、５０Ｐａの圧力でＮ2
Ｏ，ＳｉＣｌ2 Ｈ2 を熱分解し、反応時間を２０分程度
とした。
【００７５】更に、ポジレジストを用いたフォトリソグ
ラフィーによって所定のパターニングを行ったのち、ド
ライエッチングによって酸化シリコン層７６およびタン
グステンシリサイド層７４をエッチングした（図２１
（Ａ））。このとき、酸化シリコン層７６のエッチング
条件は、５ｍＴｏｒｒのＣＨＦ3 ガスを用いて１６Ｗ／
ｃｍ2 で、かつ１分間に１１００ｎｍのエッチング速度
とした。タングステンシリサイド層７４のエッチング条
件は、０．６ＴｏｒｒのＳＦ6 およびＣ１ガスを用い１
５０Ｗで６０秒程とした。更に、９００℃のＯ2 雰囲気
中で３０秒間酸化し、タングステンシリサイド層７４を
シリサイド化させた。
【００７６】（Ｂ）次に、ＣＶＤ法によって酸化シリコ
ン層８０を１０ｎｍ堆積させた。この時の堆積条件は、
７８０℃、２００ＰａのＮ2 Ｏ＋ＣＨ4 ガス中で１５分
間熱処理を行う。フォトリソグラフィーによってｐＭＯ
Ｓ領域に開口を有するレジストマスク６２を形成した
後、イオン化したフッ化ホウ素（ＢＦ2 + ）を３０Ｋｅ
Ｖの加速エネルギーで８×１０15（個／ｃｍ2 ）イオン
注入した（図２１（Ｂ））。
【００７７】これによって、ソース／ドレイン領域２
２，２４が形成されるとともに、酸化シリコン層７６に
ｐ形拡散領域７０Ｐが形成される。
【００７８】（Ｃ）次に、レジストマスク６２を除去
後、フォトリソグラフィーによってｎＭＯＳ領域に開口
を有するレジストマスク７４を形成した後、イオン化し
たヒ素（Ａｓ+ ）を４０ＫｅＶの加速エネルギーで８×
１０12（個／ｃｍ2 ）イオン注入した。これによって酸
化シリコン膜７６にｎ形拡散領域７０Ｎが形成される。
このフッ化ホウ素とヒ素のイオン注入によってシリコン
基板中にはホウ素およびヒ素がそれぞれ導入されるが、
タングステンシリサイド層７４には、ホウ素、ヒ素とも
ほとんど導入されない。これは、タングステンシリサイ
ド層７４上に、酸化膜シリコン層７６があるからで、こ
の酸化シリコン層７６中にホウ素、ヒ素ともほとんど取
り込まれてしまうからである（図２１（Ｃ））。
【００７９】（Ｄ）４００℃で、ＳｉＨ4 、Ｏ2 ガスの
熱分解（ＣＶＤ法）によって第１層間膜５６ａを２００
ｎｍ堆積させた後、８５０度でウエット酸化を３０分間
行うことによって不純物の活性化を行った。その後、第
２層間膜５６ｂを、例えばＣＶＤ法によって２００ｎｍ
堆積させる。ついでコンタクトホールを形成し、配線金
属例えばＡｌ−Ｓｉ（１％含有）層を蒸着し、フォトリ
ソグラフィーおよびドライエッチングによって、配線に
必要な部分を残して配線層５８を形成した。（図２１
（Ｄ））。
【００８０】このようにして形成された半導体装置にお
いては、タングステンシリサイド層７４中にIII 族およ
びＶ族の不純物がほとんどないことから、後の熱処理に
於いてウエット酸化処理等を行っても異常な酸化を起こ
してタングステンシリサイド層７４中のＳｉの組成比が
２未満となってゲート耐圧の劣化を引き起こすことはな
い。
【００８１】第６実施例 図２２（Ａ）〜（Ｄ）は、本実施例における半導体装置
の製造方法の一例を示す図である。
【００８２】本実施例は、ゲート電極層をポリシリコン
層、金属シリサイド層および酸化シリコン層の３層構造
とした点で前記第３実施例と異なる。
【００８３】（Ａ）ｎ形ウエル２６およびｐ形ウエル４
６が形成された、比抵抗８〜１２（Ωｃｍ）のｐ形シリ
コン基板１０上に、１０００℃の乾燥酸素雰囲気中で２
０分間熱酸化させることによって、４０ｎｍのゲート酸
化膜１２，３２を形成させた。その後ゲート電極材とし
て、始めにＣＶＤ法にてポリシリコン層を２００ｎｍ堆
積させた後、９００℃で、ＰＯＣｌ3 を１リットル／分
の流量で反応炉に供給してポリシリコン層中にリンを５
×１０20個／ｃｍ3 の濃度で導入させてｎ形ポリシリコ
ン層７２を形成した。この熱処理によってポリシリコン
層７２上に形成された酸化膜を、フッ酸：水＝１：１０
のフッ酸水溶液に２分間浸して除去し、さらに水洗と乾
燥処理を行った。その後、タングステンシリサイド層７
４をスパッタリング法によって２００ｎｍ堆積させた。
前記ポリシリコン層７２のＣＶＤ条件は、６３０℃で１
００ｍＴｏｒｒのＳｉＨ4 の熱分解によった。前記タン
グステンシリサイド層７４のスパッタ条件は、アルゴン
ガスを２．８ｍＴｏｒｒに制御して、１．５ＫＷの電力
で６０秒間とした。また、この時のスパッタターゲット
の組成比はＷ：Ｓｉ＝１：２．５であった。次に、酸化
シリコン層７６をＣＶＤ法によって２００ｎｍ堆積させ
た。堆積条件は、７８０℃、５０ＰａでＮ2Ｏ，ＳｉＣ
ｌ2 Ｈ2 の熱分解によって、反応時間を２０分程度とし
た。（図２２（Ａ））。
【００８４】更に、ポジレジストを用いたフォトリソグ
ラフィーによって所定のパターニングを行ったのち、ド
ライエッチングによって酸化シリコン層７６、タングス
テンシリサイド層７４およびポリシリコン層７２をエッ
チングした。この時、酸化シリコン層７６のエッチング
条件は、５ｍＴｏｒｒのＣＨＦ3 ガスを用いて１６Ｗ／
ｃｍ2 で、エッチング速度を１分間に１１００ｎｍとし
た。タングステンシリサイド層７６のエッチング条件
は、０．６ＴｏｒｒのＳＦ6 およびＣ１ガスを用いて１
５０Ｗで、６０秒程度とした。ポリシリコン層７２のエ
ッチング条件は０．６ＴｏｒｒのＣｌガスを用い、１５
０Ｗで６０秒程度とした。更に、９００℃のＯ2 雰囲気
中で３０秒間酸化しタングステンシリサイド層７４をシ
リサイド化させた。
【００８５】（Ｂ）次に、ＣＶＤ法によって酸化シリコ
ン層８０を１０ｎｍ堆積させた。この時の堆積条件は、
７８０℃、２００ＰａのＮ2 Ｏ＋ＣＨ4 ガス中で１５分
間熱処理を行う。フォトリソグラフィーによってｐＭＯ
Ｓ領域に開口を有するレジストマスク６２を形成した
後、イオン化したフッ化ホウ素（ＢＦ2 + ）を３０Ｋｅ
Ｖの加速エネルギーで８×１０15（個／ｃｍ2 ）イオン
注入した（図２２（Ｂ））。
【００８６】これによって、ソース／ドレイン領域２
２，２４が形成されるとともに、酸化シリコン層７６に
ｐ形拡散領域７０Ｐが形成される。
【００８７】（Ｃ）次に、レジストマスク６２を除去
後、フォトリソグラフィーによってｎＭＯＳ領域に開口
を有するレジストマスク７４を形成した後、イオン化し
たヒ素（Ａｓ+ ）を４０ＫｅＶの加速エネルギーで８×
１０12（個／ｃｍ）イオン注入した。これによって酸化
シリコン膜７６に形拡散領域７０Ｎが形成される。この
フッ化ホウ素とヒ素のイオン注入によってシリコン基板
中にはホウ素およびヒ素がそれぞれ導入されるが、タン
グステンシリサイド層７４及びポリシリコン層７２に
は、ホウ素、ヒ素ともほとんど導入されない。これは、
タングステンシリサイド層７４上に、酸化シリコン層７
６があるからで、この酸化シリコン層７６中にホウ素、
ヒ素ともほとんど取り込まれてしまうからである（図２
２（Ｃ））。
【００８８】（Ｄ）４００℃で、ＳｉＨ4 、Ｏ2 ガスの
熱分解（ＣＶＤ法）によって第１層間膜５６ａを２００
ｎｍ堆積させた後、８５０度でウエット酸化を３０分間
行うことによって不純物の活性化を行った。その後、第
２層間膜５６ｂを、例えばＣＶＤ法によって２００ｎｍ
堆積させる。ついでコンタクトホールを形成し、配線金
属例えばＡｌ−Ｓｉ（１％含有）層を蒸着し、さらにフ
ォトリソグラフィーおよびドライエッチングによって、
配線に必要な部分を残して配線層５８を形成した（図２
２（Ｄ））。
【００８９】以上のように、タングステンシリサイド層
７４にはIII 族およびＶ族の不純物がほとんど導入され
ていないことから、後の熱処理に於いてウエット酸化処
理等を行っても異常な酸化を起こしてタングステンシリ
サイド層７４中のＳi の組成比が２未満となって、ゲー
ト耐圧の劣化を引き起こすことはない。
【００９０】上記第３実施例から第６実施例までにおい
ては、ｐＭＯＳＦＥＴ１００と、ｎＭＯＳＦＥＴ２００
との境界領域に位置するゲート電極層の金属シリサイド
層にIII 族およびＶ族ドーパントを高濃度で共存させな
いことによって、ゲート電極層の異常酸化を防止してい
る。
【００９１】図２３は、前記第１実施例を適用して形成
したＣＭＯＳＦＥＴを搭載した１ＭＳＲＡＭと、本発明
を適用しないで従来の方法で形成したＣＭＯＳＦＥＴを
搭載した１Ｍ ＳＲＡＭとについて、ロット毎の初期機
能動作試験によって行った歩留まりの変化を示す。この
結果から、本発明を適用した場合、歩留まりがかなり
（この場合１０％程度）向上することが確認された。
【００９２】以上、本発明の実施例について述べたが本
発明はこれらに限定されない。例えば、金属シリサイド
としては、ＷＳｉ2 、ＭｏＳｉ2 の他に、ＣｒＳｉ2 、
ＮｉＳｉ2 、ＶＳｉ2 、ＣｕＳｉ2 、ＡｕＳｉ2 、Ａｇ
Ｓｉ2 、ＰｔＳｉ2 、ＰｂＳｉ2 、ＰｄＳｉ2 、ＭｎＳ
ｉ2 、ＦｅＳｉ2 、ＣｏＳｉ2 等を用いることもでき
る。また、ＣＭＯＳＦＥＴにおいて、一般的に採用され
るＬＤＤ構造とすることができる。
【００９３】
【発明の効果】本発明によれば、ゲート電極の膜減りを
回避して、ゲート酸化膜の劣化ないしは破壊がなく、信
頼性の高いＣＭＯＳ素子を含む半導体装置およびその製
造方法を提供することができる。
【図面の簡単な説明】
【図１】ゲート電極の膜厚が異常酸化によって減少して
いる状態を示す説明図である。
【図２】（Ａ）はポリサイドゲート電極を示し、（Ｂ）
は単層のポリシリコン層からなるゲート電極を示す説明
図である。
【図３】各種のドーパントが注入された各ゲート電極に
おいて、高温酸化処理後の酸化膜の膜厚を示す説明図で
あり、横軸にドーパントの種類、縦軸に酸化膜の厚さを
示す。
【図４】図２（Ａ），（Ｂ）に示すゲート電極の製造プ
ロセスを示すフローチャート図である。
【図５】本発明の第１実施例にかかるＣＭＯＳＦＥＴの
要部を示す概略断面図である。
【図６】図５に示すＣＭＯＳＦＥＴの概略平面図であ
る。
【図７】図５に示すＣＭＯＳＦＥＴの製造プロセスの一
工程を示し、ゲート酸化膜および素子分離領域を形成し
た状態を示す概略断面図である。
【図８】図５に示すＣＭＯＳＦＥＴの製造プロセスの一
工程を示し、ゲート電極が形成された状態を示す概略断
面図である。
【図９】図５に示すＣＭＯＳＦＥＴの製造プロセスの一
工程を示し、レジストマスクの形成およびIII 族の注入
の状態を示す概略断面図である。
【図１０】図９に示す工程において形成されたマスクの
領域を示す概略平面図である。
【図１１】図５に示すＣＭＯＳＦＥＴの製造プロセスに
おける一工程を示し、マスクの形成およびＶ族ドーパン
トの注入の状態を示す概略断面図である。
【図１２】図１１に示す工程において形成されたマスク
の領域を示す概略平面図である。
【図１３】図５に示すＣＭＯＳＦＥＴの製造プロセスの
一工程であり、層間絶縁膜およびポリシリコン配線層の
形成状態を示す概略断面図である。
【図１４】図５に示すＣＭＯＳＦＥＴの製造プロセスの
一工程であり、酸化膜の形成状態を示す概略断面図であ
る。
【図１５】本発明の第２実施例のＣＭＯＳＦＥＴの製造
プロセスにおける一工程を示し、ゲート電極が形成され
た状態を示す概略断面図である。
【図１６】図１５に示す工程に引き続いて行われる工程
を示し、ゲート電極表面の酸化膜の形成およびドーパン
トの注入の状態を示す概略断面図である。
【図１７】本発明の第２実施例のＣＭＯＳＦＥＴにおい
て、ゲート電極形成後における高温酸化処理時の熱酸化
膜の状態を示す概略断面図である。
【図１８】本発明の第３実施例にかかるＣＭＯＳＦＥＴ
の要部を示す概略平面図である。
【図１９】（Ａ）ないし（Ｄ）は、図１８に示すＣＭＯ
ＳＦＥＴの製造プロセスを示す概略断面図である。
【図２０】（Ａ）ないし（Ｄ）は、本発明の第４実施例
にかかるＣＭＯＳＦＥＴの製造プロセスを示す概略断面
図である。
【図２１】（Ａ）ないし（Ｄ）は、本発明の第５実施例
にかかるＣＭＯＳＦＥＴの製造プロセスを示す概略断面
図である。
【図２２】（Ａ）ないし（Ｄ）は、本発明の第６実施例
にかかるＣＭＯＳＦＥＴの製造プロセスを示す概略断面
図である。
【図２３】本発明の第１実施例を適用して形成したＣＭ
ＯＳＦＥＴを搭載した１Ｍ ＳＲＡＭについて行ったロ
ット品質試験の結果を示す図である。
【符号の説明】
１０ シリコン基板 １２ ゲート酸化膜 １４ ゲート電極 １４ａ ポリシリコン層 １４ｂ シリサイド層 ２０ 素子分離領域 ２２，２４ ソース／ドレイン領域 ２６ ｎ型ウエル ３２ ゲート酸化膜 ３４ ゲート電極 ３４ａ ポリシリコン層 ３４ｂ シリサイド層 ４２，４４ ソース／ドレイン領域 ４６ ｐ型ウエル ５０ ゲート配線層 ６０，６２，６４ マスク ７０ ゲート電極層 ７２ ポリシリコン層 ７４ シリサイド層 １００ ｐチャネルＭＯＳ素子 ２００ ｎチャネルＭＯＳ素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 29/62 Ｇ 7376−4Ｍ 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｆ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 ＣＭＯＳ素子を含む半導体装置であっ
    て、 前記ＣＭＯＳ素子は、 シリコン基板と、 このシリコン基板に形成され、ｎ形のソース／ドレイン
    領域、ゲート酸化膜およびゲート電極を含むｎチャネル
    ＭＯＳ素子と、 前記シリコン基板に形成され、ｐ形のソース／ドレイン
    領域、ゲート酸化膜およびゲート電極を含むｐチャネル
    ＭＯＳ素子と、 前記ｎチャネルＭＯＳ素子のゲート電極とｐチャネルＭ
    ＯＳ素子のゲート電極とを電気的に接続するゲート配線
    層と、を含み、 前記ゲート電極および前記ゲート配線層の少なくとも一
    方の導電層は、少なくとも金属シリサイド層を含み、か
    つ、前記ゲート電極および前記ゲート配線層の任意の領
    域に、III 族ドーパントおよびＶ族ドーパントの少くと
    も一方からなる不純物が３×１０20ｃｍ-3より高い濃度
    で存在しないことを特徴とする半導体装置。
  2. 【請求項２】 請求項１において、 前記ゲート電極および前記ゲート配線層は金属シリサイ
    ド層から構成されていることを特徴とする半導体装置。
  3. 【請求項３】 請求項１において、 前記ゲート電極および前記ゲート配線層は、ポリシリコ
    ン層と金属シリサイド層とが積層されたポリサイド構造
    からなることを特徴とする半導体装置。
  4. 【請求項４】 請求項１ないし請求項３のいずれかにお
    いて、 前記Ｖ族ドーパントはヒ素，リンおよびアンチモンから
    選択される少なくとも１種であり、III 族ドーパントは
    ホウ素およびハロゲン化ホウ素から選択される少なくと
    も１種であることを特徴とする半導体装置。
  5. 【請求項５】 請求項４において、 前記ハロゲン化ホウ素はフッ化ホウ素（ＢＦ2 ）である
    ことを特徴とする半導体装置。
  6. 【請求項６】 請求項１ないし請求項５のいずれかにお
    いて、 前記金属シリサイドイ層においては、前記III 族ドーパ
    ントおよびＶ族ドーパントの少くとも一方からなる不純
    物の濃度は、１×１０18ｃｍ-3以下であることを特徴と
    する半導体装置。
  7. 【請求項７】 請求項６において、 前記III 族ドーパントおよびＶ族ドーパントの少くとも
    一方からなる不純物の濃度は、１×１０16ｃｍ-3以下で
    あることを特徴とする半導体装置。
  8. 【請求項８】 請求項１ないし請求項５のいずれかにお
    いて、 前記III 族ドーパントの濃度は１．９×１０20ｃｍ-3以
    下であり、およびＶ族ドーパントの濃度は２．９×１０
    20ｃｍ-3以下であることを特徴とする半導体装置。
  9. 【請求項９】 請求項１ないし請求項５のいずれかにお
    いて、 前記ｐチャネルＭＯＳ素子のゲート電極に含まれるIII
    族ドーパントはフッ化ホウ素であり、そのホウ素の濃度
    は３．３×１０19ｃｍ-3以下であることを特徴とする半
    導体装置。
  10. 【請求項１０】 請求項１ないし請求項９のいずれかに
    おいて、 前記金属シリサイド層を形成する金属は、モリブデン，
    タングステン，クロム，ニッケル，チタン，バナジウ
    ム，銅，金，白金，鉛，パラジウム，マンガン，鉄，コ
    バルトおよびアルミニウムから選択される少なくとも１
    種であることを特徴とする半導体装置。
  11. 【請求項１１】 請求項１ないし請求項３のいずれかに
    おいて、 前記ゲート電極には、ソース／ドレイン領域に導入され
    るドーパントが含まれないことを特徴とする半導体装
    置。
  12. 【請求項１２】 （Ａ）シリコン基板上に素子分離領域
    を形成し、ついでｎチャネルＭＯＳ素子およびｐチャネ
    ルＭＯＳ素子のためのゲート酸化膜を形成する工程、 （Ｂ）少なくとも金属シリサイド層を含む、ゲート電極
    および前記ゲート電極相互間を接続するゲート配線層を
    形成する工程、 （Ｃ）一方のＭＯＳ素子のアクティブ領域のみに開口を
    有し他方のＭＯＳ素子のアクティブ領域および素子分離
    領域をカバーするレジストマスクを形成し、前記一方の
    ＭＯＳ素子の極性に対応する不純物を前記開口を介して
    ドーピングすることによってソース／ドレイン領域を形
    成する工程、および、 （Ｄ）前記レジストマスクを除去した後、前記他方のＭ
    ＯＳ素子のアクティブ領域のみに開口を有し前記一方の
    ＭＯＳ素子のアクティブ領域および素子分離領域をカバ
    ーするレジストマスクを形成し、前記他方のＭＯＳ素子
    の極性に対応する不純物を前記開口を介してドーピング
    することによってソース／ドレイン領域を形成する工
    程、を含むことを特徴とする半導体装置の製造方法。
  13. 【請求項１３】 請求項１２において、 工程（Ｃ）および（Ｄ）において、前記レジストマスク
    は、マスク合わせの誤差を解消するクリアランスを有す
    ることを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 請求項１２または請求項１３におい
    て、 工程（Ｂ）において、前記金属シリサイド層は化学量論
    的に金属より過剰なシリコンを含むことを特徴とする半
    導体装置の製造方法。
  15. 【請求項１５】 請求項１２ないし請求項１４のいずれ
    かにおいて、 前記ｎチャネルＭＯＳ素子のソース／ドレイン領域を形
    成する工程で、このｎチャネルＭＯＳ素子のゲート電極
    に、Ｖ族ドーパントが５×１０20ｃｍ-3より高い濃度
    で、かつIII 族ドーパントが１×１０19ｃｍ-3より高い
    濃度でドーピングされず、 前記ｐチャネルＭＯＳ素子のソース／ドレイン領域を形
    成する工程で、このｐチャネルＭＯＳ素子のゲート電極
    に、III 族ドーパントが２×１０20ｃｍ-3より高い濃度
    でドーピングされないことを特徴とする半導体装置の製
    造方法。
  16. 【請求項１６】 （Ａ）シリコン基板上に素子分離領域
    を形成し、ついでｎチャネルＭＯＳ素子およびｐチャネ
    ルＭＯＳ素子のためのゲート酸化膜を形成する工程、 （Ｂ）少なくとも金属シリサイド層を含むゲート電極お
    よびゲート配線層を形成する工程、 （Ｃ）前記ゲート電極および前記ゲート配線層の少なく
    とも一方の表面層として、ソース／ドレイン領域形成時
    に導入される不純物イオンの飛程距離より厚い絶縁膜を
    形成する工程、 （Ｄ）ｐ形またはｎ形の不純物をｐチャネルＭＯＳ領域
    またはｎチャネルＭＯＳ領域にそれぞれドーピングする
    ことによってソース／ドレイン領域を形成する工程、を
    含むことを特徴とする半導体装置の製造方法。
  17. 【請求項１７】 （Ａ）シリコン基板上に素子分離領域
    を形成し、ついでｎチャネルＭＯＳ素子およびｐチャネ
    ルＭＯＳ素子のためのゲート酸化膜を形成する工程、 （Ｂ）少なくとも金属シリサイド層を含む、ゲート電極
    および前記ゲート電極相互間を接続するゲート配線層を
    形成する工程、 （Ｃ）一方のＭＯＳ素子領域に開口を有するレジストマ
    スクを形成し、前記一方のＭＯＳ素子の極性に対応する
    不純物を前記開口を介してドーピングすることによって
    ソース／ドレイン領域を形成する工程、および、 （Ｄ）前記レジストマスクを除去した後、前記他方のＭ
    ＯＳ素子領域に開口を有するレジストマスクを形成し、
    前記他方のＭＯＳ素子の極性に対応する不純物を前記開
    口を介してドーピングすることによってソース／ドレイ
    ン領域を形成する工程、を含み、 工程（Ｄ）で形成されるレジストマスクは、前記ｎチャ
    ネルＭＯＳ素子とｐチャネル素子との境界領域で、工程
    （Ｃ）で形成されたレジストマスクに対して少なくとも
    １μｍ重なる状態で形成されることを特徴とする半導体
    装置の製造方法。
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