JPH04267446A - キャッシュメモリコントロール装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理の分野における
キャッシュメモリコントロール装置に関し、特に高速動
作を要する中央処理装置を備えたキャッシュメモリコン
トロール装置に関する。

【０００２】

【従来の技術】従来、この種のキャッシュメモリコント
ロール装置は、中央処理装置（以下、ＣＰＵと称する）
のキャッシュメモリシステムでの検索等に用いられてい
る。

【０００３】図４はかかる従来の一例を示すキャッシュ
メモリコントロール装置のブロック回路図である。図４
に示すように、従来のキャッシュメモリコントロール装
置はＣＰＵ１にアドレス・バス１９で接続されたアドレ
スラッチ回路２と、このアドレスラッチ回路２に接続さ
れデコード回路１２およびタグメモリ格納部２８を備え
たタグメモリ回路２７と、アドレスラッチ回路２および
タグメモリ回路２７のタグメモリ格納部２８のアドレス
を比較する比較器１５を備えた比較回路２９と、主記憶
装置１０，入出力装置１１に接続されるシステム・バス
９と比較回路２９とＣＰＵ１等に接続され且つデコード
回路１６，キャッシュデータメモリ格納部１７および出
力バッファ１８を備えたキャッシュデータメモリ回路６
とから構成されている。

【０００４】このキャッシュメモリコントロール装置の
動作は、まずＣＰＵ１から要求されたデータのアドレス
情報がアドレス・バス１９を介してアドレスラッチ回路
２に記憶される。そのアドレスラッチ回路２のインデッ
クス情報ＩＤをタグメモリ回路２７のデコード回路１２
に入力すると、タグメモリ格納部２８のタグ情報Ｔ１が
選択されるので、そのタグ情報Ｔ１はタグメモリ回路２
７から読み出される。その読出されたタグ情報Ｔ１は比
較回路２９の比較器１５でアドレスラッチ回路２のアク
セスタグ情報Ｔ２と比較される。その比較回路２９の比
較結果３０が一致の結果を示した場合には、選択された
タグメモリ回路２７のタグ情報Ｔ１に対応したＣＰＵ１
の要求データがキャッシュデータメモリ回路６上に存在
するので、キャッシュデータメモリ回路６のデコード回
路１６によりキャッシュデータメモリ格納部１７から選
択されたデータをＣＰＵ１に渡すための出力バッファ１
８をアクティブにし、データ・バス２０を介して要求デ
ータの引渡しを行う。

【０００５】一方、比較回路２９の比較結果３０が不一
致の信号を示した場合には、キャッシュデータメモリ回
路６のキャッシュデータメモリ格納部１７にＣＰＵ１の
要求データが存在しないことになる。この場合には、シ
ステム・バス９の使用権を獲得した後、主記憶装置１０
に対してアクセスする。すなわち、ＣＰＵ１の要求デー
タを含む一定のデータ範囲ブロックを主記憶装置１０か
ら探し、キャッシュデータメモリ６上にシステムバス９
を介して転送し書込み動作を行う。このデータ範囲ブロ
ックの転送サイクルは、システム・バス９のサイズに関
係するが、通常複数回のサイクルにより実行される。次
に、このキャッシュデータメモリ回路６を管理するタグ
メモリ回路２７はインデックス情報ＩＤを入力したデコ
ード回路１２により指定される位置にその不一致を示し
たアクセスタグ情報Ｔ２を格納する。以上の動作を完了
すると、ＣＰＵ１の要求データはキャッシュデータメモ
リ回路６からデータ・バス２０を介してＣＰＵ１に受渡
しされる。

【０００６】要するに、従来のキャッシュメモリコント
ロール装置は、ＣＰＵ１から要求アドレスのデータがキ
ャッシュデータメモリ回路６上に存在するか否かを判断
するためにＣＰＵ１のアドレス情報をアドレスラッチ回
路２に記憶させる。しかる後、そのアドレス情報の一部
をインデックス情報ＩＤをタグメモリ回路２７のデコー
ド回路１２に入力し、そのデコード回路１２により指定
されたタグメモリ格納部２８のタグ情報Ｔ１が選択され
読み出される。その読み出されたタグ情報Ｔ１とアドレ
スラッチ回路２のアドレス情報の一部であるアクセスタ
グ情報Ｔ２との比較を行い、その結果によってキャッシ
ュデータメモリ回路６上にＣＰＵ１の要求データが存在
するか否かを判断している。

【０００７】

【発明が解決しようとする課題】上述した従来のキャッ
シュメモリコントロール装置は、キャッシュデータメモ
リ回路上にＣＰＵの要求データが存在するか否かを判断
するために、タグメモリ回路のタグメモリ格納部で検索
動作を行う必要がある。そのため、非常に高速で動作す
るＣＰＵにおいては、このタグメモリ回路の検索時間が
キャッシュ上での存在を判断するときみの判断時間に対
し、大きな時間を占めている。すなわち、キャッシュメ
モリでの検索動作はタグメモリ回路のアクセス時間に大
きく制限され、ＣＰＵのサイクルに対し、ウェートサイ
クルを挿入しなければならない場合が発生する。従って
、従来のキャッシュメモリコントロール装置はシステム
全体での性能が大きく低下するという欠点がある。

【０００８】本発明の目的は、かかるシステムの性能を
向上させることのできるキャッシュメモリコントロール
装置を提供するとにある。

【０００９】

【課題を解決するための手段】本発明のキャッシュメモ
リコントロール装置は、中央処理装置と前記中央処理装
置へデータ・バスを介して接続されるキャッシュデータ
メモリ回路および前記キャッシュメモリデータ回路にシ
ステム・バスを介して接続される主記憶装置とを備え、
前記中央処理装置の要求しているデータが前記キャッシ
ュデータメモリ回路上に存在しなかったときに前記主記
憶装置から前記中央処理装置の要求しているデータを含
むデータ範囲を前記キャッシュデータメモリ回路上に複
数のバスサイクルで転送するキャッシュメモリコントロ
ール装置において、前記中央処理装置の要求しているデ
ータのアドレス情報を記憶し且つ前記アドレス情報の下
位ビットの一部のインデックス情報，前記アドレス情報
の上位ビットのアクセスタグ情報，前記インデックス情
報および前記アクセスタグ情報を合わせたアクセス情報
を出力するアドレスラッチ回路と、前記インデックス情
報を先頭にインクリメントした次期インデックス情報を
出力する機能を備えたインデックスカウンタ回路と、前
記インデックス情報を入力する第一のデコード回路と前
記次期インデックス情報を入力する第二のデコード回路
およびタグメモリ格納部を備え且つ前記両デコード回路
により格納されたアドレス情報の上位ビットのタグ情報
を独立して読出す２つのポートを有するタグメモリ回路
と、前記中央処理装置の要求しているデータが前記キャ
ッシュデータメモリ回路上に存在せず且つ前記アクセス
タグ情報を前記タグメモリ回路に格納するときに前記ア
クセスタグ情報および前記インデックス情報を格納する
第一レジスタ格納部とその出力および前記アクセス情報
を比較する第一比較部とを備えた第一のレジスタ比較回
路と、前記中央処理装置の要求しているデータが前記キ
ャッシュデータメモリ回路上に存在しなかったときに且
つ前記主記憶装置より前記中央処理装置の要求データを
含むデータ範囲を前記キャッシュメモリ回路上に転送し
ている期間中に前記第二のデコード回路に示される前記
タグメモリ回路のタグ情報および前記次期インデックス
情報を格納する第二レジスタ格納部とその出力および前
記アクセス情報を比較する第二比較部とを備えた複数の
第二のレジスタ比較回路と、前記タグメモリ回路に格納
され且つ前記第一のデコード回路により指定されるタグ
情報および前記アクセスタグ情報を比較する比較器を備
え且つその出力および前記第一レジスタ比較回路と前記
複数の第二レジスタ比較回路からの一致情報の論理和を
取った結果信号を出力するアドレス比較回路とを含んで
構成される。

【００１０】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１１】図１は本発明の第一の実施例を示すキャッ
シュメモリコントロール装置のブロック回路図である。 図１に示すように、本実施例はアドレス・バス１９およ
びデータ・バス２０に接続されたＣＰＵ１と、ＣＰＵ１
からアドレス情報を受信するアドレスラッチ回路２と、
このアドレスラッチ回路２のインテックス情報ＩＤ１を
入力し次期インデックス情報ＩＤ２を出力するインデッ
クスカウンタ回路３と、これらのインデックス情報ＩＤ
１，ＩＤ２を入力するデコード回路１２，１３およびそ
れらのデコード回路１２，１３から指定されタグ情報Ｔ
１，Ｔ３を出力するタグメモリ格納部１４を含むタグメ
モリ回路４とを有する。また、本実施例はこれらの他に
アドレスラッチ回路２の出力であるタグ情報Ｔ２とタグ
メモリ回路４のタグメモリ格納部１４から読出されるタ
グ情報Ｔ１を比較する比較部１５を含むアドレス比較回
路５と、アドレスラッチ回路２からのインデックス情報
ＩＤ１を入力するデコード回路１６とこのデコード回路
１６から指定され且つ主記憶装置１０や入出力装置１１
が接続されたシステム・バス９に対してデータの送受を
行うキャッシュデータメモリ格納部１７およびアドレス
比較回路５の比較結果信号Ｒにより制御される出力バッ
ファ１８を備えたキャッシュデータメモリ回路６と、ア
クセスタグ情報Ｔ２やアクセス情報ＡＣおよびインデッ
クス情報ＩＤ１を入力し一致出力２３をアドレス比較回
路５へ供給するために第一のレジスタ格納部２１および
比較器２２を備えた第一のレジスタ比較回路７と、同様
にそれぞれ第二のレジスタ格納部２４Ａ，２４Ｂおよび
比較器２５Ａ，２５Ｂを備え且つタグメモリ回路４から
のタグ情報Ｔ３やアドレスラッチ回路２５からのアクセ
ス情報ＡＣおよびインデックスカウンタ回路３からの次
期インデックス情報ＩＤ２を入力し一致出力２６Ａ，２
６Ｂをアドレス比較回路５に供給する第二のレジスタ比
較器８Ａ，８Ｂとを有している。上述したタグメモリ回
路４はインデックス情報ＩＤ１により選択する第一のデ
コード回路１２とインデックスカウンタ回路３から出力
する次期インデックス情報ＩＤ２により選択する第二の
デコード回路１３とキャッシュデータメモリ回路６を管
理するためのタグ情報Ｔ１，Ｔ３を格納するタグメモリ
格納部１４とからなっている。

【００１２】次に、かかるコントロール装置の動作を説
明する。まず、ＣＰＵ１は要求するデータのアドレス情
報をアドレス・バス１９を介してアドレスラッチ回路２
に記憶させる。このアドレスラッチ回路２に記憶された
アドレス情報のうち一部のインデックス情報ＩＤ１がタ
グメモリ回路４の第一のデコード回路１２に入力される
と、タグメモリ回路４の選択したタグ情報Ｔ１が読出さ
れる。その読出されたタグ情報Ｔ１とアドレスラッチ回
路２のアドレス情報の一部であるアクセスタグ情報Ｔ２
とがアドレス比較回路５で比較される。これらのタグ情
報Ｔ１，Ｔ２が一致した場合は、キャッシュデータメモ
リ回路６にＣＰＵ１の要求データが存在することになる
ので、結果信号Ｒにより出力バッファ１８を駆動し、キ
ャッシュデータメモリ回路６からそのデータをデータ・
バス２０を介してＣＰＵ１に受け渡す動作を行う。

【００１３】一方、かかるアドレス情報のうちのアクセ
スタグ情報Ｔ２とタグメモリ回路４からのタグ情報Ｔ１
との比較結果が不一致の場合には、ＣＰＵ１の要求デー
タがキャッシュデータメモリ回路６にはないので、主記
憶装置１０との間でデータの転送を行う。まず、インデ
ックス情報ＩＤ１を入力している第一のデコード回路１
２により示しているタグメモリ回路４の特定位置に不一
致となったアドレス情報のうちのアクセスタグ情報Ｔ２
を格納すると共に、第一レジスタ比較回路７の第一レジ
スタ格納部２１にアクセスタグ情報Ｔ２とインデックス
情報ＩＤ１を合わせたアドレス情報を格納する。この不
一致の時のインデックス情報ＩＤ１はインデックスカウ
ンタ回路３に入力され、そのインクリメントした次期イ
ンデックス情報ＩＤ２を第二のデコード回路１３に供給
する。このタグメモリ回路４の第二のデコード回路１３
により選択され且つ読出されたタグ情報Ｔ３と次期イン
デックス情報ＩＤ２は共に第二レジスタ比較回路８Ａの
第二レジスタ格納部２４Ａに格納される。次に、同様な
動作を行い、前述の次期インデックス情報ＩＤ２をイン
クリメントした次期インデックス情報ＩＤ２をタグメモ
リ回路４の第二のデコード回路１３に入力する。この結
果、タグメモリ回路４の第二のデコード回路１３により
選ばれ且つ読出された別のタグ情報（Ｔ３）と更にイン
クリメントした次期インデックス情報（ＩＤ２）とは、
次の第二レジスタ比較回路８Ｂの第二レジスタ格納部２
４Ｂに格納される。すなわち、この２回の繰返し回数は
複数の第二レジスタ比較回路８Ａ，８Ｂの個数分に相当
する回数だけ実施される。

【００１４】この繰返し動作は主記憶装置１０からシス
テム・バス９を介してＣＰＵ１の要求のデータを含むデ
ータ範囲のブロックをキャッシュデータメモリ回路６に
複数回のバスサイクルに分けて転送されている期間中に
実施される。そのため、前述した繰返し動作による遅れ
時間の損失はないものとなる。

【００１５】前述したアドレス情報の一部のアクセスタ
グ情報Ｔ２とタグメモリ回路４のタグ情報Ｔ１とが不一
致のとき、上述した一連の動作によりアドレスラッチ回
路２から送出されるアドレス情報のうちのアクセス情報
ＡＣと前述の第一レジスタ比較回路７の第一レジスタ格
納部２１の出力と複数の第二レジスタ比較回路８Ａ，８
Ｂの第二レジスタ格納部２４Ａ，２４Ｂの出力とをそれ
ぞれ比較することにより、キャッシュデータメモリ回路
６上にＣＰＵ１の要求データが存在することの判断及び
通知を短時間に実行することができる。

【００１６】要するに、かかる動作はＣＰＵ１の要求デ
ータのアドレス情報によりタグメモリ回路４の内部を検
索し、その検索した情報と前記アドレス情報との比較を
行った結果、一致するものがなかった場合、そのアドレ
ス情報の一部のインデックス情報ＩＤ１を起点にして、
前方の連続した順序のインデックス情報に格納したタグ
メモリ回路４のキャッシュ管理用のタグ情報を複数の第
二レジスタ比較回路８Ａ，８Ｂに順次格納するので、プ
ログラムの参照の局所性により、第二レジスタ比較回路
８Ａ，８Ｂで一致する確率が高くなる。もし、第一レジ
スタ比較回路７または第二レジスタ比較回路８Ａ，８Ｂ
において、キャッシュのヒットが発生した場合には、短
時間にＣＰＵ１の要求データをＣＰＵ１に渡すことがで
きる。

【００１７】図２は図１に示すコントロール装置の動作
を説明するためのフロー図である。図２に示すように、
例えばタグメモリ回路４のタグメモリ格納部１４を検索
してから実施する経路による判断時間では、ＣＰＵ１に
対しウェートサイクルを挿入しなければならない状態で
且つ前記第一レジスタ比較回路７又は第二レジタ比較回
路８Ａ，８Ｂにおいてヒットした場合、ノーウェートサ
イクルでＣＰＵ１に対し、キャッシュデータメモリ回路
６上にＣＰＵ１の要求するデータが存在することを短時
間で通知し、そのデータをデータバス２０を介して渡す
ことができる。従って、非常に高速なＣＰＵ１を利用し
た場合、システム全体での性能向上に大きく寄与するこ
とができる。

【００１８】図３は本発明の第二の実施例を示すキャッ
シュメモリコントロール装置のブロック回路図である。 図３に示すように、本実施例は２つの連想単位を持った
場合のキャッシュメモリシステムであり、ＣＰＵ１と、
第一のデコード回路１２，第二のデコード回路１３およ
びタグメモリ格納部１４Ａ，１４Ｂを備えたタグメモリ
回路４と、これら２つのタグメモリ格納部１４Ａ，１４
Ｂに対応した２つのキャッシュデータメモリ格納部１７
Ａ，１７Ｂとキャッシュデータメモリ用デコード回路１
６および出力バッファ１８Ａ，１８Ｂを備えたキャッシ
ュデータメモリ回路６と、２つのアドレス比較回路５Ａ
，５Ｂと、２つの連想単位に対応した２つの第一レジス
タ比較回路７と、２組設けた複数の第二レジスタ比較回
路８Ａ〜８Ｃとから構成されている。

【００１９】本実施例の基本的動作は前述した第一の実
施例と同じ動作である。本実施例は２つの連想単位を有
するので、アドレス情報によるタグメモリ回路４の検索
及び比較を行った結果で不一致が発生した場合、２つの
連想単位で置換えの対象となる連想単位に対応した第一
のレジスタ比較回路７と第二のレジスタ比較回路８Ａ〜
８Ｃにおいて、第一の実施例と同じ動作を行う。かかる
２つの連想単位のキャッシュ構成にすることにより、タ
グ情報を格納する自由度を増加でき、キャッシュメモリ
システムでのヒット率をより向上させるとが可能になる
。

【００２０】

【発明の効果】以上説明したように、本発明のキャッシ
ュメモリコントロール装置は、ＣＰＵの要求データのア
ドレス情報によりタグメモリ回路の検索及び比較を行っ
た結果、一致したアドレス情報が存在しなかったときに
は、その一致しなかったアドレス情報の一部のインデッ
クス情報を起点として、インデックス情報の前方に格納
した次にアクセスされると予測されるキャッシュ管理用
のタグ情報を第一レジスタ比較回路又は第二レジスタ比
較回路に格納することにより、プログラムの参照の局所
性により、その第一レジスタ比較回路又は第二レジスタ
比較回路におけるヒット確率を高くできるという効果が
ある。すなわち、第一レジスタ比較回路又は第二レジス
タ比較回路においてヒットした場合には、より高速にキ
ャッシュメモリでの判定結果を通知することを可能にし
、キャッシュメモリによるシステム性能向上に寄与する
ことが可能である。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示すキャッシュメモリ
コントロール装置のブロック回路図である。

【図２】図１に示すコントロール装置の動作を説明する
ためのフロー図である。

【図３】本発明の第二の実施例を示すキャッシュメモリ
コントロール装置のブロック回路図である。

【図４】従来の一例を示すキャッシュメモリコントロー
ル装置のブロック回路図である。

【符号の説明】

１　　　　中央処理装置（ＣＰＵ） ２　　　　アドレスラッチ回路 ３　　　　インデックスカウンタ回路 ４　　　　タグメモリ回路 ５，５Ａ，５Ｂ　　　　アドレス比較回路６　　　　キ
ャッシュデータメモリ回路７　　　　第１のレジスタ比
較回路 ８Ａ，８Ｂ，８Ｃ　　　　第２のレジスタ比較回路９　
　　　システム・バス １０　　　　主記憶装置 １１　　　　入出力装置 １２，１３，１６　　　　デコード回路１４，１４Ａ，
１４Ｂ　　　　タグメモリ格納部１５，１５Ａ，１５Ｂ
，２２，２５Ａ，２５Ｂ　　　　比較器 １７，１７Ａ，１７Ｂ　　　　キャッシュデータメモリ
格納部 １８，１８Ａ，１８Ｂ　　　　出力バッファ１９　　　
　アドレス・バス ２０　　　　データ・バス ２１　　　　第１レジスタ格納部 ２３，２６Ａ，２６Ｂ　　　　一致出力２４Ａ，２４Ｂ
　　　　第２レジスタ格納部ＩＤ１，ＩＤ２　　　　イ
ンデックス情報Ｔ１〜Ｔ３　　　　タグ情報 ＡＣ　　　　アクセス情報 Ｒ，ＲＡ，ＲＢ　　　　結果信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　中央処理装置と前記中央処理装置へデ
   ータ・バスを介して接続されるキャッシュデータメモリ
   回路および前記キャッシュメモリデータ回路にシステム
   ・バスを介して接続される主記憶装置とを備え、前記中
   央処理装置の要求しているデータが前記キャッシュデー
   タメモリ回路上に存在しなかったときに前記主記憶装置
   から前記中央処理装置の要求しているデータを含むデー
   タ範囲を前記キャッシュデータメモリ回路上に複数のバ
   スサイクルで転送するキャッシュメモリコントロール装
   置において、前記中央処理装置の要求しているデータの
   アドレス情報を記憶し且つ前記アドレス情報の下位ビッ
   トの一部のインデックス情報，前記アドレス情報の上位
   ビットのアクセスタグ情報，前記インデックス情報およ
   び前記アクセスタグ情報を合わせたアクセス情報を出力
   するアドレスラッチ回路と、前記インデックス情報を先
   頭にインクリメントした次期インデックス情報を出力す
   る機能を備えたインデックスカウンタ回路と、前記イン
   デックス情報を入力する第一のデコード回路と前記次期
   インデックス情報を入力する第二のデコード回路および
   タグメモリ格納部を備え且つ前記両デコード回路により
   格納されたアドレス情報の上位ビットのタグ情報を独立
   して読出す２つのポートを有するタグメモリ回路と、前
   記中央処理装置の要求しているデータが前記キャッシュ
   データメモリ回路上に存在せず且つ前記アクセスタグ情
   報を前記タグメモリ回路に格納するときに前記アクセス
   タグ情報および前記インデックス情報を格納する第一レ
   ジスタ格納部とその出力および前記アクセス情報を比較
   する第一比較部とを備えた第一のレジスタ比較回路と、
   前記中央処理装置の要求しているデータが前記キャッシ
   ュデータメモリ回路上に存在しなかったときに且つ前記
   主記憶装置より前記中央処理装置の要求データを含むデ
   ータ範囲を前記キャッシュメモリ回路上に転送している
   期間中に前記第二のデコード回路に示される前記タグメ
   モリ回路のタグ情報および前記次期インデックス情報を
   格納する第二レジスタ格納部とその出力および前記アク
   セス情報を比較する第二比較部とを備えた複数の第二の
   レジスタ比較回路と、前記タグメモリ回路に格納され且
   つ前記第一のデコード回路により指定されるタグ情報お
   よび前記アクセスタグ情報を比較する比較器を備え且つ
   その出力および前記第一レジスタ比較回路と前記複数の
   第二レジスタ比較回路からの一致情報の論理和を取った
   結果信号を出力するアドレス比較回路とを含むことを特
   徴とするキャッシュメモリコントロール装置。