JPH0520192A - キヤツシユメモリのストア方式 - Google Patents
キヤツシユメモリのストア方式Info
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- JPH0520192A JPH0520192A JP3176436A JP17643691A JPH0520192A JP H0520192 A JPH0520192 A JP H0520192A JP 3176436 A JP3176436 A JP 3176436A JP 17643691 A JP17643691 A JP 17643691A JP H0520192 A JPH0520192 A JP H0520192A
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- 238000000034 method Methods 0.000 claims description 24
- 230000010365 information processing Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 2
- 101100533890 Hypocrea jecorina (strain QM6a) sor3 gene Proteins 0.000 description 1
- 101100533874 Hypocrea jecorina (strain QM6a) sor5 gene Proteins 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】キャッシュビジーになる確率を高くすることな
く、後続のリード処理に備えて、キャッシュメモリへの
ストア反映処理を高速に行なうことにある。 【構成】通常キャッシュキュー１０５からのキャッシュ
一致処理要求アドレスはストアアドレスバッファ１０２
からのストアアドレスより優先してフラッシュアドレス
アレイ１１３を参照し、ストアアドレスバッファ内のア
ドレスとキャッシュに対するリード要求アドレスを比較
する比較器群１０８を設け、これらの比較アドレスが一
致を示した場合、優先を反転してストアアドレスバッフ
ァからのストアアドレスを優先してフラッシュアドレス
アレイを参照する。
く、後続のリード処理に備えて、キャッシュメモリへの
ストア反映処理を高速に行なうことにある。 【構成】通常キャッシュキュー１０５からのキャッシュ
一致処理要求アドレスはストアアドレスバッファ１０２
からのストアアドレスより優先してフラッシュアドレス
アレイ１１３を参照し、ストアアドレスバッファ内のア
ドレスとキャッシュに対するリード要求アドレスを比較
する比較器群１０８を設け、これらの比較アドレスが一
致を示した場合、優先を反転してストアアドレスバッフ
ァからのストアアドレスを優先してフラッシュアドレス
アレイを参照する。
Description
【０００１】
【産業上の利用分野】本発明はストアスルー方式のキャ
ッシュメモリを有する複数の演算処理装置からなるパイ
プライン方式の情報処理装置に関し、特にキャッシュメ
モリのストア方式に関する。
ッシュメモリを有する複数の演算処理装置からなるパイ
プライン方式の情報処理装置に関し、特にキャッシュメ
モリのストア方式に関する。
【０００２】
【従来の技術】従来、この種の情報処理装置は、ある演
算処理装置および入出力処理装置が主記憶のデータを書
換えると、このデータの書換え（ストア）を他の演算処
理装置のキャッシュメモリに反映させるためにキャッシ
ュ一致処理が行なわれる。すなわちシステム制御装置が
全演算処理装置に対して主記憶上の書換えられたデータ
のアドレスを送り、それを受け取った演算処理装置は、
そのアドレスの示すデータを含むブロックがキャッシュ
メモリ上に存在するか否かをアドレスアレイの写しであ
るフラッシュアドレスアレイで検索し、存在すればその
ブロックを消している。しかし、システム制御装置から
のキャッシュ一致処理要求がすぐに処理できない場合に
備えてリクエストアドレスはフラッシュキュー（以下Ｆ
ＬＱと略す）と呼ばれるバッファに貯えられる。一方、
自演算処理装置がストアを行なった場合、自キャッシュ
メモリにも自演算処理装置によるストアを反映させるた
めに、ストアアドレスで示されるデータのブロックが自
キャッシュメモリ上に存在するか否かを検索する必要が
ある。検索にはアドレスアレイで行なう方法が考えられ
るが、アドレスアレイはアクセス頻度が高く、また、デ
ータ読出しのための検索が優先されるため、ストアによ
る検索処理がなかなか選択されない。そのためアドレス
アレイよりアクセス頻度が少ないフラッシュアドレスア
レイで検索する方法を採用している。このフラッシュア
ドレスアレイで検索することの利点は、キャッシュメモ
リの一ブロックは物理的には、ある大きさの複数のサブ
ブロックに分割し、このサブブロック単位で読出し，書
込みできるようにすることにより、データのリードとス
トアが別ブロックに対するものであれば、この２つの処
理は逆行して行なえる点である。パイプライン方式の情
報処理装置ではストアアドレスとストアデータが得られ
るタイミングが異なるため、この時間差を吸収する必要
がある。そのためストアアドレスおよびストアデータは
それそれストアアドレスバッファ（以下ＳＡＢとい
う），ストアデータバッファ（以下ＳＤＢという）に貯
えられる。もし、キャッシュに対するリードアドレスと
ＳＡＢ内のアドレスが一致した場合、一致したアドレス
に対するデータがキャッシュへ掃出されるまで上述の自
演算処理装置によるストア反映処理が続けられる。その
後、再び同じリードアドレスでキャッシュメモリをアク
セスすることにより最新のデータを取り出している。
算処理装置および入出力処理装置が主記憶のデータを書
換えると、このデータの書換え（ストア）を他の演算処
理装置のキャッシュメモリに反映させるためにキャッシ
ュ一致処理が行なわれる。すなわちシステム制御装置が
全演算処理装置に対して主記憶上の書換えられたデータ
のアドレスを送り、それを受け取った演算処理装置は、
そのアドレスの示すデータを含むブロックがキャッシュ
メモリ上に存在するか否かをアドレスアレイの写しであ
るフラッシュアドレスアレイで検索し、存在すればその
ブロックを消している。しかし、システム制御装置から
のキャッシュ一致処理要求がすぐに処理できない場合に
備えてリクエストアドレスはフラッシュキュー（以下Ｆ
ＬＱと略す）と呼ばれるバッファに貯えられる。一方、
自演算処理装置がストアを行なった場合、自キャッシュ
メモリにも自演算処理装置によるストアを反映させるた
めに、ストアアドレスで示されるデータのブロックが自
キャッシュメモリ上に存在するか否かを検索する必要が
ある。検索にはアドレスアレイで行なう方法が考えられ
るが、アドレスアレイはアクセス頻度が高く、また、デ
ータ読出しのための検索が優先されるため、ストアによ
る検索処理がなかなか選択されない。そのためアドレス
アレイよりアクセス頻度が少ないフラッシュアドレスア
レイで検索する方法を採用している。このフラッシュア
ドレスアレイで検索することの利点は、キャッシュメモ
リの一ブロックは物理的には、ある大きさの複数のサブ
ブロックに分割し、このサブブロック単位で読出し，書
込みできるようにすることにより、データのリードとス
トアが別ブロックに対するものであれば、この２つの処
理は逆行して行なえる点である。パイプライン方式の情
報処理装置ではストアアドレスとストアデータが得られ
るタイミングが異なるため、この時間差を吸収する必要
がある。そのためストアアドレスおよびストアデータは
それそれストアアドレスバッファ（以下ＳＡＢとい
う），ストアデータバッファ（以下ＳＤＢという）に貯
えられる。もし、キャッシュに対するリードアドレスと
ＳＡＢ内のアドレスが一致した場合、一致したアドレス
に対するデータがキャッシュへ掃出されるまで上述の自
演算処理装置によるストア反映処理が続けられる。その
後、再び同じリードアドレスでキャッシュメモリをアク
セスすることにより最新のデータを取り出している。
【０００３】キャッシュ一致処理要求と自演算装置によ
るストア反映処理要求とが競合する場合が考えられる
が、キャッシュ一致処理要求を待たせると、ＦＬＱ内に
キャッシュ一致処理要求アドレスがいっぱいになり（フ
ラッシュビジーという）、後続のキャッシュ一致処理要
求が受付けられなくなって、システム制御装置はこれに
接続されている全ての演算処理装置，入出力処理装置の
処理を止めてしまう確率が高くなる。そのため、従来で
は、ＦＬＱからのキャッシュ一致処理アドレスによるフ
ラッシュアドレスアレイの索引を優先している。
るストア反映処理要求とが競合する場合が考えられる
が、キャッシュ一致処理要求を待たせると、ＦＬＱ内に
キャッシュ一致処理要求アドレスがいっぱいになり（フ
ラッシュビジーという）、後続のキャッシュ一致処理要
求が受付けられなくなって、システム制御装置はこれに
接続されている全ての演算処理装置，入出力処理装置の
処理を止めてしまう確率が高くなる。そのため、従来で
は、ＦＬＱからのキャッシュ一致処理アドレスによるフ
ラッシュアドレスアレイの索引を優先している。
【０００４】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリのストア方式は、ＦＬＱからのキャッシュ一
致処理がストア反映処理要求に優先してフラッシュアド
レスアレイを使うため、ストアによるフラッシュアドレ
スアレイの索引が遅れ、キャッシュメモリに対するスト
アが遅れる。
シュメモリのストア方式は、ＦＬＱからのキャッシュ一
致処理がストア反映処理要求に優先してフラッシュアド
レスアレイを使うため、ストアによるフラッシュアドレ
スアレイの索引が遅れ、キャッシュメモリに対するスト
アが遅れる。
【０００５】本発明の目的は、キャッシュビジーになる
確率を高くすることなく、後続のリード処理に備えて、
キャッシュメモリへのストア反映処理を高速に行なうこ
とにある。
確率を高くすることなく、後続のリード処理に備えて、
キャッシュメモリへのストア反映処理を高速に行なうこ
とにある。
【０００６】
【課題を解決するための手段】第１の発明のキャッシュ
メモリのストア方式は、複数の演算処理装置，主記憶装
置，入出力処理装置およびシステム制御装置からなる情
報処理装置において、前記演算処理装置内に前記主記憶
のデータの一部のコピーであるキャッシュメモリを持
ち、自演算処理装置で前記主記憶に対してデータの書込
みがあった場合、書き込みアドレスを格納するストアア
ドレスバッファと、書き込みデータを格納するストアデ
ータバッファと、キャッシュメモリへの書き込みおよび
キャッシュメモリからのデータの読出しのために参照さ
れるキャッシュメモリに記憶されたデータの主記憶上の
アドレスを記憶するアドレスアレイと、前記アドレスア
レイとは別に他演算処理装置から主記憶への書込みに対
し、キャッシュ一致処理を行なうために参照される前記
アドレスアレイの写しであるフラッシュアドレスアレイ
と、前記システム制御装置からの前記キャッシュ一致処
理要求アドレスを格納するバッファであるフラッシュキ
ューとを備え、前記ストアアドレスバッファに格納され
ているストアアドレスがキャッシュメモリに登録済であ
るかを調べるためにフラッシュアドレスアレイを参照
し、通常キャッシュキューからのキャッシュ一致処理要
求アドレスはストアアドレスバッファからのストアアド
レスより優先してフラッシュアドレスアレイを参照し、
ストアアドレスバッファ内のアドレスとキャッシュに対
するリード要求アドレスを比較する手段を設け、前記比
較手段が一致を示した場合、前記優先を反転してストア
アドレスバッファからのストアアドレスを優先してフラ
ッシュアドレスアレイを参照する。
メモリのストア方式は、複数の演算処理装置，主記憶装
置，入出力処理装置およびシステム制御装置からなる情
報処理装置において、前記演算処理装置内に前記主記憶
のデータの一部のコピーであるキャッシュメモリを持
ち、自演算処理装置で前記主記憶に対してデータの書込
みがあった場合、書き込みアドレスを格納するストアア
ドレスバッファと、書き込みデータを格納するストアデ
ータバッファと、キャッシュメモリへの書き込みおよび
キャッシュメモリからのデータの読出しのために参照さ
れるキャッシュメモリに記憶されたデータの主記憶上の
アドレスを記憶するアドレスアレイと、前記アドレスア
レイとは別に他演算処理装置から主記憶への書込みに対
し、キャッシュ一致処理を行なうために参照される前記
アドレスアレイの写しであるフラッシュアドレスアレイ
と、前記システム制御装置からの前記キャッシュ一致処
理要求アドレスを格納するバッファであるフラッシュキ
ューとを備え、前記ストアアドレスバッファに格納され
ているストアアドレスがキャッシュメモリに登録済であ
るかを調べるためにフラッシュアドレスアレイを参照
し、通常キャッシュキューからのキャッシュ一致処理要
求アドレスはストアアドレスバッファからのストアアド
レスより優先してフラッシュアドレスアレイを参照し、
ストアアドレスバッファ内のアドレスとキャッシュに対
するリード要求アドレスを比較する手段を設け、前記比
較手段が一致を示した場合、前記優先を反転してストア
アドレスバッファからのストアアドレスを優先してフラ
ッシュアドレスアレイを参照する。
【０００７】第２の発明のキャッシュメモリのストア方
式は、フラッシュアドレスアレイの参照を、前記フラッ
シュキュー内の前記キャッシュ一致処理アドレスのエン
トリ数を予め定めた数とを比較する手段を設け前記比較
手段が予め定めた数より大きいと検出した場合は、前記
フラッシュキューからの前記キャッシュ一致処理アドレ
スが前記ストアアドレスバッファからの前記ストアアド
レスより優先してフラッシュアドレスを参照し、前記比
較手段が予め定めた数より小さいと検出した場合は前記
ストアアドレスバッファからの前記ストアアドレスが前
記キャッシュキューからの前記キャッシュ一致処理要求
アドレスより優先して前記フラッシュアドレスを参照す
る。
式は、フラッシュアドレスアレイの参照を、前記フラッ
シュキュー内の前記キャッシュ一致処理アドレスのエン
トリ数を予め定めた数とを比較する手段を設け前記比較
手段が予め定めた数より大きいと検出した場合は、前記
フラッシュキューからの前記キャッシュ一致処理アドレ
スが前記ストアアドレスバッファからの前記ストアアド
レスより優先してフラッシュアドレスを参照し、前記比
較手段が予め定めた数より小さいと検出した場合は前記
ストアアドレスバッファからの前記ストアアドレスが前
記キャッシュキューからの前記キャッシュ一致処理要求
アドレスより優先して前記フラッシュアドレスを参照す
る。
【０００８】第３の発明のキャッシュメモリのストア方
式は、フラッシュアドレスアレイの参照を、前記ストア
アドレスバッファおよびストアデータバッファ内のリク
エストの数を検出する手段を設け、第２の発明の比較手
段内の予め定めた数を該検出手段の結果に応じて変更す
るようにする。
式は、フラッシュアドレスアレイの参照を、前記ストア
アドレスバッファおよびストアデータバッファ内のリク
エストの数を検出する手段を設け、第２の発明の比較手
段内の予め定めた数を該検出手段の結果に応じて変更す
るようにする。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は第１の発明のキャッシュメモリのス
トア方式の一実施例を示すブロック図である。ここでは
演算処理装置として主記憶とのデータのリプレースメン
トをブロック単位で行なうキャッシュメモリをもち、こ
の演算処理装置がストアを行った際、同時に、自演算処
理装置によるストアのキャッシュメモリへの反映を行な
うストアスルー方式を採用していることを想定してい
る。
て説明する。図１は第１の発明のキャッシュメモリのス
トア方式の一実施例を示すブロック図である。ここでは
演算処理装置として主記憶とのデータのリプレースメン
トをブロック単位で行なうキャッシュメモリをもち、こ
の演算処理装置がストアを行った際、同時に、自演算処
理装置によるストアのキャッシュメモリへの反映を行な
うストアスルー方式を採用していることを想定してい
る。
【００１０】まずキャッシュへのストア動作について説
明する。キャッシュメモリはデータを登録してあるデー
タアレイ（ＤＡ）１２２，それらのデータのアドレスを
登録してあるアドレスアレイ（ＡＡ）１１４からなる。
自演算処理装置によるストアの反映処理とは、自演算処
理装置が主記憶のデータに対して書換えを行なった場
合、それを主記憶のデータの一部のコピーであるキャッ
シュメモリに反映させるために行なうものである。従っ
てストアアドレスで示されるブロックがキャッシュ上に
存在するか否かを検索する必要があるが、本実施例では
ＡＡ１１４のコピーでキャッシュ一致処理の際、フラッ
シュアドレスが参照するフラッシュアドレスアレイ（Ｆ
ＡＡ）１１３によって検索している。アドレスレジスタ
（ＦＡＡＲ）１１１に格納されたストアアドレスは、Ｆ
ＡＡＲ１１１の下位でＦＡＡ１１３を索引し、読出しデ
ータをＦＡＡＲ１１１の残り上位とを比較器１１５で比
較し、ヒットなら比較器１１５は１を出力し、ビット信
号用レジスタ（ＦＨＲ）１１８に１が格納される。ま
た、ストアデータはＦＡＡＲにストアアドレスが格納さ
れると同時にストアデータ用レジスタ（ＳＤＢＲ）１１
０に格納される。選択回路１２０には、アドレスレジス
タ（ＡＡＲ）１１２からのリクエストとＦＡＡＲ１１１
からのリクエストが競合する場合、ＦＡＡＲ１１１から
のリクエストを選択し、そうでない場合、ＡＡＲ１１２
からのリクエストを選択する。ＦＨＲ１１８に１がセッ
トされると同時にＦＡＡＲ１１１のストアリクエストは
アドレスレジスタ（ＤＡＲ）１２１に、ＳＤＢＲ１１０
のストアデータは書込データレジスタ（ＤＷＲ）１１７
に格納される。ＤＡ１２２はライトイネーブル信号が１
になることでデータ書込可となるＲＡＭで、この場合、
ＦＨＲ１１８が１になると、ＤＡＲ１２２で示されるア
ドレスにＤＷＲ１１７のストアデータが書込まれること
になる。ストアアドレスおよびストアデータは自演算処
理装置内の演算ユニットより送られて来、それを蓄えて
おくストアアドレスバッファ（ＳＡＢ）１０２，ストア
データバッファ（ＳＤＢ）１０１に蓄えられる。ＳＡＢ
１０２とＳＤＢ１０１は同ワード数で演算ユニットから
のストアアドレス，ストアデータは書込みポインタ（Ｓ
ＩＲ）１０３で示されるアドレスに格納される。比較器
群１０８は命令処理ユニットからのリードアドレスとＳ
ＡＢ１０２内の各ストアアドレスとを比較し、１アドレ
スとでも一致を示したなら信号線１５０に１を出力する
回路である。ＳＡＢ１０２とＳＤＢ１０１内のストアア
ドレスとストアデータは、通常、読出しポインタ（ＳＯ
Ｒ）１０４で示されるストアアドレス，ストアデータが
掃出されるが、信号線１５０が１の時は、ＳＡＢ１０２
からリードアドレスと一致を示したアドレスが掃出さ
れ、ＳＤＢ１０１から、そのアドレスに対応したデータ
が掃出されるまでキャッシュに対して自演算処理装置に
ストアの反映処理が続けられる。フラッシュキュー（Ｆ
ＬＱ）１０５は、システム制御装置からのフラッシュア
ドレスを蓄えておくバッファで、書込ポインタ（ＦＩ
Ｒ）１０６で示されるアドレスに格納されて、読出しは
読出しポインタ（ＦＯＲ）１０７で示されるフラッシュ
アドレスが読出される。優先回路１０９は、信号線１５
０が０のときＳＡＢ１０２からのストア要求とＦＬＱ１
０５からのフラッシュ要求がＦＡＡ１１３に対して競合
した場合、ＦＬＱ１０５からのフラッシュ要求を優先し
てフラッシュアドレスをアドレスレジスタ（ＦＡＡＲ）
１１１に送り出し、信号線１５０が１の時は、ＳＡＢ１
０２からのストアアドレスを優先してＦＡＡＲ１１１に
送り出す回路である。
明する。キャッシュメモリはデータを登録してあるデー
タアレイ（ＤＡ）１２２，それらのデータのアドレスを
登録してあるアドレスアレイ（ＡＡ）１１４からなる。
自演算処理装置によるストアの反映処理とは、自演算処
理装置が主記憶のデータに対して書換えを行なった場
合、それを主記憶のデータの一部のコピーであるキャッ
シュメモリに反映させるために行なうものである。従っ
てストアアドレスで示されるブロックがキャッシュ上に
存在するか否かを検索する必要があるが、本実施例では
ＡＡ１１４のコピーでキャッシュ一致処理の際、フラッ
シュアドレスが参照するフラッシュアドレスアレイ（Ｆ
ＡＡ）１１３によって検索している。アドレスレジスタ
（ＦＡＡＲ）１１１に格納されたストアアドレスは、Ｆ
ＡＡＲ１１１の下位でＦＡＡ１１３を索引し、読出しデ
ータをＦＡＡＲ１１１の残り上位とを比較器１１５で比
較し、ヒットなら比較器１１５は１を出力し、ビット信
号用レジスタ（ＦＨＲ）１１８に１が格納される。ま
た、ストアデータはＦＡＡＲにストアアドレスが格納さ
れると同時にストアデータ用レジスタ（ＳＤＢＲ）１１
０に格納される。選択回路１２０には、アドレスレジス
タ（ＡＡＲ）１１２からのリクエストとＦＡＡＲ１１１
からのリクエストが競合する場合、ＦＡＡＲ１１１から
のリクエストを選択し、そうでない場合、ＡＡＲ１１２
からのリクエストを選択する。ＦＨＲ１１８に１がセッ
トされると同時にＦＡＡＲ１１１のストアリクエストは
アドレスレジスタ（ＤＡＲ）１２１に、ＳＤＢＲ１１０
のストアデータは書込データレジスタ（ＤＷＲ）１１７
に格納される。ＤＡ１２２はライトイネーブル信号が１
になることでデータ書込可となるＲＡＭで、この場合、
ＦＨＲ１１８が１になると、ＤＡＲ１２２で示されるア
ドレスにＤＷＲ１１７のストアデータが書込まれること
になる。ストアアドレスおよびストアデータは自演算処
理装置内の演算ユニットより送られて来、それを蓄えて
おくストアアドレスバッファ（ＳＡＢ）１０２，ストア
データバッファ（ＳＤＢ）１０１に蓄えられる。ＳＡＢ
１０２とＳＤＢ１０１は同ワード数で演算ユニットから
のストアアドレス，ストアデータは書込みポインタ（Ｓ
ＩＲ）１０３で示されるアドレスに格納される。比較器
群１０８は命令処理ユニットからのリードアドレスとＳ
ＡＢ１０２内の各ストアアドレスとを比較し、１アドレ
スとでも一致を示したなら信号線１５０に１を出力する
回路である。ＳＡＢ１０２とＳＤＢ１０１内のストアア
ドレスとストアデータは、通常、読出しポインタ（ＳＯ
Ｒ）１０４で示されるストアアドレス，ストアデータが
掃出されるが、信号線１５０が１の時は、ＳＡＢ１０２
からリードアドレスと一致を示したアドレスが掃出さ
れ、ＳＤＢ１０１から、そのアドレスに対応したデータ
が掃出されるまでキャッシュに対して自演算処理装置に
ストアの反映処理が続けられる。フラッシュキュー（Ｆ
ＬＱ）１０５は、システム制御装置からのフラッシュア
ドレスを蓄えておくバッファで、書込ポインタ（ＦＩ
Ｒ）１０６で示されるアドレスに格納されて、読出しは
読出しポインタ（ＦＯＲ）１０７で示されるフラッシュ
アドレスが読出される。優先回路１０９は、信号線１５
０が０のときＳＡＢ１０２からのストア要求とＦＬＱ１
０５からのフラッシュ要求がＦＡＡ１１３に対して競合
した場合、ＦＬＱ１０５からのフラッシュ要求を優先し
てフラッシュアドレスをアドレスレジスタ（ＦＡＡＲ）
１１１に送り出し、信号線１５０が１の時は、ＳＡＢ１
０２からのストアアドレスを優先してＦＡＡＲ１１１に
送り出す回路である。
【００１１】次にリード動作について説明する。命令処
理ユニットからのリードアドレスは、ＡＡＲ１１２に格
納され、そのアドレスで示されるデータがＤＡ１２２に
存在するかどうかを検索するためにＡＡＲ１１２の下位
で示されるＡＡ１１４の内容とＡＡＲ１１２の上位とを
比較器１１６で比較し、ヒットすれば比較器１１６は１
を出力し、ヒット信号用レジスタ（ＡＨＲ）１１９に１
がセットされる。それと同時にＡＡＲ１１２のアドレス
は選択回路１２０を通りＤＡＲ１２１に格納され、それ
で示されるＤＡ１２２の内容が出力される。読出しデー
タ用レジスタ（ＣＲＲ）１２３は、ストローブ信号が１
になると、ＤＡ１２２の出力データを格納するレジスタ
であり、ＡＨＲ１１９が１になるとＣＲＲ１２３にＤＡ
Ｒ１２２で示されるデータが格納される。しかし、比較
器群１０８によりＳＡＢ１０２内のアドレスのいずれか
と一致を示した場合、前述のように信号線１５０が１に
なり、一致したアドレス、すなわち、リードアドレスと
それに対応するデータがそれぞれＳＡＢ１０２，ＳＢＢ
１０１より掃出されるまで自演算処理装置によるストア
の反映処理が続けられる。すなわち、優先回路１０９を
通りストアアドレスがＦＡＡＲ１１１に格納されそれと
同時にＡＡＲ１１２にも同じアドレスが格納されれが選
択回路１２０によりＦＡＡＲ１１１側のストアアドレス
がＤＡＲ１２１に格納され、同時に比較器１１５の出力
がＦＨＲ１１８にストアデータがＳＤＢＲ１１０からＤ
ＷＲ１１７に格納されＤＡ１２２にデータが書込まれ
る。その後、ＡＡＲ１１２内の先程のストアアドレスと
同じアドレスでＤＡ１２２をリードする。
理ユニットからのリードアドレスは、ＡＡＲ１１２に格
納され、そのアドレスで示されるデータがＤＡ１２２に
存在するかどうかを検索するためにＡＡＲ１１２の下位
で示されるＡＡ１１４の内容とＡＡＲ１１２の上位とを
比較器１１６で比較し、ヒットすれば比較器１１６は１
を出力し、ヒット信号用レジスタ（ＡＨＲ）１１９に１
がセットされる。それと同時にＡＡＲ１１２のアドレス
は選択回路１２０を通りＤＡＲ１２１に格納され、それ
で示されるＤＡ１２２の内容が出力される。読出しデー
タ用レジスタ（ＣＲＲ）１２３は、ストローブ信号が１
になると、ＤＡ１２２の出力データを格納するレジスタ
であり、ＡＨＲ１１９が１になるとＣＲＲ１２３にＤＡ
Ｒ１２２で示されるデータが格納される。しかし、比較
器群１０８によりＳＡＢ１０２内のアドレスのいずれか
と一致を示した場合、前述のように信号線１５０が１に
なり、一致したアドレス、すなわち、リードアドレスと
それに対応するデータがそれぞれＳＡＢ１０２，ＳＢＢ
１０１より掃出されるまで自演算処理装置によるストア
の反映処理が続けられる。すなわち、優先回路１０９を
通りストアアドレスがＦＡＡＲ１１１に格納されそれと
同時にＡＡＲ１１２にも同じアドレスが格納されれが選
択回路１２０によりＦＡＡＲ１１１側のストアアドレス
がＤＡＲ１２１に格納され、同時に比較器１１５の出力
がＦＨＲ１１８にストアデータがＳＤＢＲ１１０からＤ
ＷＲ１１７に格納されＤＡ１２２にデータが書込まれ
る。その後、ＡＡＲ１１２内の先程のストアアドレスと
同じアドレスでＤＡ１２２をリードする。
【００１２】図２は第２の発明のキャッシュメモリのス
トア方式の一実施例を示すブロック図である。ここで図
２の２０１〜２０７，２０９〜２２３は図１の１０１〜
１０７，１０９〜１２３に対応し、ＦＬＱ２０５として
総容量１６ワードでＦＬＱ２０５内のキャッシュ一致処
理リクエストアドレスが８ワードになったらフラッシュ
ビジーとなるものを想定している。第２の発明の特徴
は、通常、キャッシュ一致処理リクエストアドレスの方
がストアアドレスより優先してＦＡＡ２１３を索引する
が、後続のリードに備えて、ＳＤＢ２０１内の最新デー
タを早くキャッシュに反映する必要もあるため、ＦＬＱ
２０５内のキャッシュ一致処理リクエストアドレスがＦ
ＬＱ２０５の容量の１／４以下である４ワード以下な
ら、ストアアドレスが優先してＦＡＡ２１３を索引する
ようにしたところである。比較回路２０８はＦＬＱ２０
５内のフラッシュアドレスのエントリ数をＦＩＲ２０６
とＦＯＲ２０７とから求め、その数が４以下なら信号線
２５０に１を出力する回路である。従ってＦＬＱ２０５
内のキャッシュ一致処理リクエストアドレスが少なくて
フラッシュビジーになる可能性が少ない時、ＦＡＡ２１
３を自演算処理装置のストアの反映処理のための索引に
優先して使え、早くキャッシュメモリにストアデータが
掃き出せる。
トア方式の一実施例を示すブロック図である。ここで図
２の２０１〜２０７，２０９〜２２３は図１の１０１〜
１０７，１０９〜１２３に対応し、ＦＬＱ２０５として
総容量１６ワードでＦＬＱ２０５内のキャッシュ一致処
理リクエストアドレスが８ワードになったらフラッシュ
ビジーとなるものを想定している。第２の発明の特徴
は、通常、キャッシュ一致処理リクエストアドレスの方
がストアアドレスより優先してＦＡＡ２１３を索引する
が、後続のリードに備えて、ＳＤＢ２０１内の最新デー
タを早くキャッシュに反映する必要もあるため、ＦＬＱ
２０５内のキャッシュ一致処理リクエストアドレスがＦ
ＬＱ２０５の容量の１／４以下である４ワード以下な
ら、ストアアドレスが優先してＦＡＡ２１３を索引する
ようにしたところである。比較回路２０８はＦＬＱ２０
５内のフラッシュアドレスのエントリ数をＦＩＲ２０６
とＦＯＲ２０７とから求め、その数が４以下なら信号線
２５０に１を出力する回路である。従ってＦＬＱ２０５
内のキャッシュ一致処理リクエストアドレスが少なくて
フラッシュビジーになる可能性が少ない時、ＦＡＡ２１
３を自演算処理装置のストアの反映処理のための索引に
優先して使え、早くキャッシュメモリにストアデータが
掃き出せる。
【００１３】図３は、第３の発明のキャッシュメモリの
ストア方式の一実施例を示すブロック図である。ここで
図３の３０１〜３２３は図２の２０１〜２２３に対応す
る。
ストア方式の一実施例を示すブロック図である。ここで
図３の３０１〜３２３は図２の２０１〜２２３に対応す
る。
【００１４】第２の発明の実施例においても、キャッシ
ュ一致処理と自演算処理によるストア反映処理とはやは
り競合するが、ストアデータをより早くキャッシュに反
映させるために、キャッシュ一致処理との優先順位変更
の基準となるＦＬＱ３０５内のキャッシュ一致処理リク
エスト数を４ワードより大きくしようとすると、今度は
フラッシュビジーになる確率が高くなる。それを改善す
るために第３の発明の実施例ではＳＡＢ３０２，ＳＤＢ
３０１内のストアアドレス，ストアデータが一杯になっ
たら、上記優先順位変更基準を４ワードから８ワードに
変更する。検出回路３３０は、ＳＩＲ３０３とＳＯＲ３
０４とからＳＡＢ３０２，ＳＤＢ３１０内のストアアド
レス，ストアデータのエントリ数を求めＳＡＢ３０２，
ＳＤＢ３０１の容量一杯なら信号線３５１に１を出力す
る。比較回路３０８は、信号線３５１が０の時、ＦＬＱ
内のキャッシュ一致処理リクエストアドレスのエントリ
数が容量の１／４の４ワード以下の時、信号線３５０に
１を出力し、信号線３５１が１の時、ＦＬＱ内のキャッ
シュ一致処理アドレスのエントリ数が容量の半分の８ワ
ード以下の時、信号線３５１に１を出力する回路であ
る。従ってＳＡＢ１０２，ＳＤＢ１０１がビジーになり
そうで、ＦＬＱがビジーになる可能性が比較的低い時、
ストアアドレスが優先してＦＡＡ３１３を索引する。
ュ一致処理と自演算処理によるストア反映処理とはやは
り競合するが、ストアデータをより早くキャッシュに反
映させるために、キャッシュ一致処理との優先順位変更
の基準となるＦＬＱ３０５内のキャッシュ一致処理リク
エスト数を４ワードより大きくしようとすると、今度は
フラッシュビジーになる確率が高くなる。それを改善す
るために第３の発明の実施例ではＳＡＢ３０２，ＳＤＢ
３０１内のストアアドレス，ストアデータが一杯になっ
たら、上記優先順位変更基準を４ワードから８ワードに
変更する。検出回路３３０は、ＳＩＲ３０３とＳＯＲ３
０４とからＳＡＢ３０２，ＳＤＢ３１０内のストアアド
レス，ストアデータのエントリ数を求めＳＡＢ３０２，
ＳＤＢ３０１の容量一杯なら信号線３５１に１を出力す
る。比較回路３０８は、信号線３５１が０の時、ＦＬＱ
内のキャッシュ一致処理リクエストアドレスのエントリ
数が容量の１／４の４ワード以下の時、信号線３５０に
１を出力し、信号線３５１が１の時、ＦＬＱ内のキャッ
シュ一致処理アドレスのエントリ数が容量の半分の８ワ
ード以下の時、信号線３５１に１を出力する回路であ
る。従ってＳＡＢ１０２，ＳＤＢ１０１がビジーになり
そうで、ＦＬＱがビジーになる可能性が比較的低い時、
ストアアドレスが優先してＦＡＡ３１３を索引する。
【００１５】上記３実施例において、ストア反映処理の
直後、ストアアドレスと同一アドレスに対してＦＬＱよ
りキャッシュ一致処理が行なわれた場合、キャッシュメ
モリ上のデータは無効化されるが、リード処理が行なわ
れても、ミスヒットし、必要なデータは主記憶より得ら
れ、同時にキャッシュメモリにも登録されるので、キャ
ッシュメモリ上のデータは、常に保証されている。ま
た、ミスヒットし、主記憶よりデータを得るとなると、
それだけリード処理に時間がかかることになるが、上述
のようなことでミスヒットになる頻度は、フラッシュビ
ジーになる頻度やストア反映処理の頻度に比べればかな
り低く、演算処理装置の処理能力への影響は少ないと考
えられる。
直後、ストアアドレスと同一アドレスに対してＦＬＱよ
りキャッシュ一致処理が行なわれた場合、キャッシュメ
モリ上のデータは無効化されるが、リード処理が行なわ
れても、ミスヒットし、必要なデータは主記憶より得ら
れ、同時にキャッシュメモリにも登録されるので、キャ
ッシュメモリ上のデータは、常に保証されている。ま
た、ミスヒットし、主記憶よりデータを得るとなると、
それだけリード処理に時間がかかることになるが、上述
のようなことでミスヒットになる頻度は、フラッシュビ
ジーになる頻度やストア反映処理の頻度に比べればかな
り低く、演算処理装置の処理能力への影響は少ないと考
えられる。
【００１６】
【発明の効果】以上、説明したように、第１の発明によ
れば、最新のデータを読出したい時に、第２の発明によ
れば、ＦＬＱがビジーになる可能性が低い時に、第３の
発明によればＦＬＱがビジーになる可能性が比較的低く
ＳＡＢおよびＳＤＢがビジーになる可能性が高い時にそ
れぞれＦＬＱからのキャッシュ一致処理より優先させて
ストアアドレクフラッシュアドレスを索引させるので、
高速にキャッシュへのストア処理ができる。
れば、最新のデータを読出したい時に、第２の発明によ
れば、ＦＬＱがビジーになる可能性が低い時に、第３の
発明によればＦＬＱがビジーになる可能性が比較的低く
ＳＡＢおよびＳＤＢがビジーになる可能性が高い時にそ
れぞれＦＬＱからのキャッシュ一致処理より優先させて
ストアアドレクフラッシュアドレスを索引させるので、
高速にキャッシュへのストア処理ができる。
【図１】第１の発明のキャッシュメモリのストア方式の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図２】第２の発明のキャッシュメモリのストア方式の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図３】第３の発明のキャッシュメモリのストア方式の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
１０１，２０１，３０１ ストアデータバッファ（Ｓ
ＤＢ） １０２，２０２，３０２ ストアドレスバッファ（Ｓ
ＡＢ） １０３，２０３，３０３ 書込ポインタ（ＳＩＲ） １０４，２０４，３０４ 読出ポインタ（ＳＯＲ） １０５，２０５，３０５ フラッシュキュー（ＦＬ
Ｑ） １０６，２０６，３０６ 書込ポインタ（ＦＩＲ） １０７，２０７，３０７ 読出ポインタ（ＦＯＲ） １０８ 比較器群 ２０８，３０８ 比較回路 １０９，２０９，３０９ 優先回路 １１０，２１０，３１０ ストアデータ用レジスタ
（ＳＤＢＲ） １１１，２１１，３１１ アドレスレジスタ（ＦＡＡ
Ｒ） １１２，２１２，３１２ アドレスレジスタ（ＡＡ
Ｒ） １１３，２１３，３１３ フラッシュアドレスアレイ
（ＦＡＡ） １１４，２１４，３１４ アドレスアレイ（ＡＡ） １１５，２１５，３１５，１１６，２１６，３１６
比較器 １１７，２１７，３１７ 書込データレジスタ（ＤＷ
Ｒ） １１８，２１８，３１８ ヒット信号用レジスタ（Ｆ
ＨＲ） １１９，２１９，３１９ ヒット信号用レジスタ（Ａ
ＨＲ） １２０，２２０，３２０ 選択回路 １２１，２２１，３２１ アドレスレジスタ（ＤＡ
Ｒ） １２２，２２２，３２２ データアレイ（ＤＡ） １２３，２２３，３２３ 読出しデータ用レジスタ
（ＣＲＲ） ３３０ 検出回路 １５０，２５０，３５０，３５１ 信号線
ＤＢ） １０２，２０２，３０２ ストアドレスバッファ（Ｓ
ＡＢ） １０３，２０３，３０３ 書込ポインタ（ＳＩＲ） １０４，２０４，３０４ 読出ポインタ（ＳＯＲ） １０５，２０５，３０５ フラッシュキュー（ＦＬ
Ｑ） １０６，２０６，３０６ 書込ポインタ（ＦＩＲ） １０７，２０７，３０７ 読出ポインタ（ＦＯＲ） １０８ 比較器群 ２０８，３０８ 比較回路 １０９，２０９，３０９ 優先回路 １１０，２１０，３１０ ストアデータ用レジスタ
（ＳＤＢＲ） １１１，２１１，３１１ アドレスレジスタ（ＦＡＡ
Ｒ） １１２，２１２，３１２ アドレスレジスタ（ＡＡ
Ｒ） １１３，２１３，３１３ フラッシュアドレスアレイ
（ＦＡＡ） １１４，２１４，３１４ アドレスアレイ（ＡＡ） １１５，２１５，３１５，１１６，２１６，３１６
比較器 １１７，２１７，３１７ 書込データレジスタ（ＤＷ
Ｒ） １１８，２１８，３１８ ヒット信号用レジスタ（Ｆ
ＨＲ） １１９，２１９，３１９ ヒット信号用レジスタ（Ａ
ＨＲ） １２０，２２０，３２０ 選択回路 １２１，２２１，３２１ アドレスレジスタ（ＤＡ
Ｒ） １２２，２２２，３２２ データアレイ（ＤＡ） １２３，２２３，３２３ 読出しデータ用レジスタ
（ＣＲＲ） ３３０ 検出回路 １５０，２５０，３５０，３５１ 信号線
Claims (3)
- 【請求項１】 複数の演算処理装置，主記憶装置，入出
力処理装置およびシステム制御装置からなる情報処理装
置において、前記演算処理装置内に前記主記憶のデータ
の一部のコピーであるキャッシュメモリを持ち、自演算
処理装置で前記主記憶に対してデータの書込みがあった
場合、書き込みアドレスを格納するストアアドレスバッ
ファと、書き込みデータを格納するストアデータバッフ
ァと、キャッシュメモリへの書き込みおよびキャッシュ
メモリからのデータの読出しのために参照されるキャッ
シュメモリに記憶されたデータの主記憶上のアドレスを
記憶するアドレスアレイと、前記アドレスアレイとは別
に他演算処理装置から主記憶への書込みに対し、キャッ
シュ一致処理を行なうために参照される前記アドレスア
レイの写しであるフラッシュアドレスアレイと、前記シ
ステム制御装置からの前記キャッシュ一致処理要求アド
レスを格納するバッファであるフラッシュキューとを備
え、前記ストアアドレスバッファに格納されているスト
アアドレスがキャッシュメモリに登録済であるかを調べ
るためにフラッシュアドレスアレイを参照し、通常キャ
ッシュキューからのキャッシュ一致処理要求アドレスは
ストアアドレスバッファからのストアアドレスより優先
してフラッシュアドレスアレイを参照し、ストアアドレ
スバッファ内のアドレスとキャッシュに対するリード要
求アドレスを比較する手段を設け、前記比較手段が一致
を示した場合、前記優先を反転してストアアドレスバッ
ファからのストアアドレスを優先してフラッシュアドレ
スアレイを参照することを特徴とするキャッシュメモリ
のストア方式。 - 【請求項２】 フラッシュアドレスアレイの参照を、前
記フラッシュキュー内の前記キャッシュ一致処理アドレ
スのエントリ数を予め定めた数とを比較する手段を設け
前記比較手段が予め定めた数より大きいと検出した場合
は、前記フラッシュキューからの前記キャッシュ一致処
理アドレスが前記ストアアドレスバッファからの前記ス
トアアドレスより優先してフラッシュアドレスを参照
し、前記比較手段が予め定めた数より小さいと検出した
場合は前記ストアアドレスバッファからの前記ストアア
ドレスが前記キャッシュキューからの前記キャッシュ一
致処理要求アドレスより優先して前記フラッシュアドレ
スを参照することを特徴とする請求項１記載のキャッシ
ュメモリのストア方式。 - 【請求項３】 フラッシュアドレスアレイの参照を、前
記ストアアドレスバッファおよびストアデータバッファ
内のリクエストの数を検出する手段を設け、請求項２記
載の比較手段内の予め定めた数を該検出手段の結果に応
じて変更するようにした請求項２記載のキャッシュメモ
リのストア方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03176436A JP3130569B2 (ja) | 1991-07-17 | 1991-07-17 | キャッシュメモリのストア方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03176436A JP3130569B2 (ja) | 1991-07-17 | 1991-07-17 | キャッシュメモリのストア方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520192A true JPH0520192A (ja) | 1993-01-29 |
| JP3130569B2 JP3130569B2 (ja) | 2001-01-31 |
Family
ID=16013676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03176436A Expired - Fee Related JP3130569B2 (ja) | 1991-07-17 | 1991-07-17 | キャッシュメモリのストア方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130569B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374334B1 (en) | 1994-07-04 | 2002-04-16 | Fujitsu Limited | Data processing apparatus with a cache controlling device |
| JP2010160544A (ja) * | 2009-01-06 | 2010-07-22 | Core Micro Systems Inc | キャッシュメモリシステム及びキャッシュメモリの制御方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07146330A (ja) * | 1993-11-22 | 1995-06-06 | Nec Corp | バーンイン試験装置 |
-
1991
- 1991-07-17 JP JP03176436A patent/JP3130569B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374334B1 (en) | 1994-07-04 | 2002-04-16 | Fujitsu Limited | Data processing apparatus with a cache controlling device |
| JP2010160544A (ja) * | 2009-01-06 | 2010-07-22 | Core Micro Systems Inc | キャッシュメモリシステム及びキャッシュメモリの制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3130569B2 (ja) | 2001-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |