JPH04268814A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04268814A JPH04268814A JP3028482A JP2848291A JPH04268814A JP H04268814 A JPH04268814 A JP H04268814A JP 3028482 A JP3028482 A JP 3028482A JP 2848291 A JP2848291 A JP 2848291A JP H04268814 A JPH04268814 A JP H04268814A
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- JP
- Japan
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- gate
- output
- transistor
- circuit
- semiconductor device
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 10
- 230000001052 transient effect Effects 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 239000000463 material Substances 0.000 abstract description 5
- 230000007423 decrease Effects 0.000 abstract description 2
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- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
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- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
出力回路に関する。
出力回路に関する。
【０００２】
【従来の技術】従来の半導体装置の出力回路は図４に示
すように出力Ａ３にソースとドレインが接続された出力
ＣＭＯＳトランジスタ４の二つのゲートを制御する論理
制御回路３ｂを有している。論理制御回路３ｂのインバ
ータＩ１，Ｉ２は内部回路２の出力するデータ信号Ｄを
共通に入力し、チップ内のゲート制御節点Ａ４，Ａ５か
らゲート制御信号ｇ１，ｇ２を出力する。出力ＣＭＯＳ
トランジスタ４を構成するＰチャネルＭＯＳトランジス
タＴ１およびＮチャネルＭＯＳトランジスタＴ２は出力
端子ＯＵＴに接続されている外部の負荷を駆動するため
に、大きな電流能力を必要とする。
すように出力Ａ３にソースとドレインが接続された出力
ＣＭＯＳトランジスタ４の二つのゲートを制御する論理
制御回路３ｂを有している。論理制御回路３ｂのインバ
ータＩ１，Ｉ２は内部回路２の出力するデータ信号Ｄを
共通に入力し、チップ内のゲート制御節点Ａ４，Ａ５か
らゲート制御信号ｇ１，ｇ２を出力する。出力ＣＭＯＳ
トランジスタ４を構成するＰチャネルＭＯＳトランジス
タＴ１およびＮチャネルＭＯＳトランジスタＴ２は出力
端子ＯＵＴに接続されている外部の負荷を駆動するため
に、大きな電流能力を必要とする。
【０００３】半導体装置１ｂは外部の電源端子Ｖおよび
接地端子Ｇと出力信号端子ＯＵＴを有しており、半導体
チップの節点Ａ１，Ａ２，Ａ３とそれぞれ外部端子Ｖ，
Ｇ，ＯＵＴとの間にはそれぞれ半導体装置のケースと配
線材による寄生インダクタンスＬ１，Ｌ２，Ｌ３が存在
する。
接地端子Ｇと出力信号端子ＯＵＴを有しており、半導体
チップの節点Ａ１，Ａ２，Ａ３とそれぞれ外部端子Ｖ，
Ｇ，ＯＵＴとの間にはそれぞれ半導体装置のケースと配
線材による寄生インダクタンスＬ１，Ｌ２，Ｌ３が存在
する。
【０００４】
【発明が解決しようとする課題】この従来の半導体装置
の出力回路では、半導体装置製造工程の拡散条件の変動
により出力ＣＭＯＳトランジスタのチャネル長が短かく
なって、その電流能力が設計された値よりも大きくなっ
た時には、そのトランジスタを流れる過渡電流が大きく
なり、ケース・外部端子間の寄生インダクタンスによる
自己誘導作用により出力端子に雑音が出たり、半導体装
置のチップ内部電源節点に雑音が発生し、半導体装置の
論理回路誤動作を起こすと言う問題があった。
の出力回路では、半導体装置製造工程の拡散条件の変動
により出力ＣＭＯＳトランジスタのチャネル長が短かく
なって、その電流能力が設計された値よりも大きくなっ
た時には、そのトランジスタを流れる過渡電流が大きく
なり、ケース・外部端子間の寄生インダクタンスによる
自己誘導作用により出力端子に雑音が出たり、半導体装
置のチップ内部電源節点に雑音が発生し、半導体装置の
論理回路誤動作を起こすと言う問題があった。
【０００５】また、対策として出力トランジスタの電流
能力を小さ目に設計すると拡散条件が逆に変動して出力
トランジスタのチャネル長が長くなってその電流能力が
小さくなった時には、出力電圧の規格値を満足できなか
ったり、アクセスが遅れたりする問題があった。
能力を小さ目に設計すると拡散条件が逆に変動して出力
トランジスタのチャネル長が長くなってその電流能力が
小さくなった時には、出力電圧の規格値を満足できなか
ったり、アクセスが遅れたりする問題があった。
【０００６】本発明の目的は、拡散製造工程の条件が変
動しても出力端子に雑音が発生しない半導体装置を提供
するものである。
動しても出力端子に雑音が発生しない半導体装置を提供
するものである。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
内部の論理データ信号を入力してゲート制御節点から同
相のゲート制御信号を出力する論理制御回路と、前記ゲ
ート制御信号をそれぞれのゲートに入力して共通ドレイ
ン節点から出力信号を出力する出力ＣＭＯＳトランジス
タとを有する出力回路を含む半導体装置において、前記
ゲート制御節点が前記出力ＣＭＯＳトランジスタと同一
拡散工程で形成された等価信号源抵抗に接続されて構成
されている。
内部の論理データ信号を入力してゲート制御節点から同
相のゲート制御信号を出力する論理制御回路と、前記ゲ
ート制御信号をそれぞれのゲートに入力して共通ドレイ
ン節点から出力信号を出力する出力ＣＭＯＳトランジス
タとを有する出力回路を含む半導体装置において、前記
ゲート制御節点が前記出力ＣＭＯＳトランジスタと同一
拡散工程で形成された等価信号源抵抗に接続されて構成
されている。
【０００８】
【実施例】次に本発明について図面を参照して説明する
。図１，図２は本発明の第１の実施例のそれぞれ等価回
路図およびチップの一部パターン図である。半導体装置
１は、チップの電源の節点Ａ１，Ａ２から電源電圧の供
給を受ける内部回路２の論理データ信号Ｄを入力してゲ
ート直列抵抗Ｒ１，Ｒ２および対応するゲート制御節点
Ａ４，Ａ５をそれぞれ介してゲート信号ｇ１，ｇ２を出
力する論理制御回路３と、ゲート信号ｇ１，ｇ２をそれ
ぞれのゲートに入力して共通ドレイン節点Ａ３から出力
信号ＤＯを出力する出力ＣＭＯＳトランジスタ４との出
力回路５をチップ上に有している。なお、ゲート直列抵
抗Ｒ１，Ｒ２は出力ＣＭＯＳトランジスタ４のゲート電
極と同一の拡散製造工程で形成される配線材質を用いて
いる。
。図１，図２は本発明の第１の実施例のそれぞれ等価回
路図およびチップの一部パターン図である。半導体装置
１は、チップの電源の節点Ａ１，Ａ２から電源電圧の供
給を受ける内部回路２の論理データ信号Ｄを入力してゲ
ート直列抵抗Ｒ１，Ｒ２および対応するゲート制御節点
Ａ４，Ａ５をそれぞれ介してゲート信号ｇ１，ｇ２を出
力する論理制御回路３と、ゲート信号ｇ１，ｇ２をそれ
ぞれのゲートに入力して共通ドレイン節点Ａ３から出力
信号ＤＯを出力する出力ＣＭＯＳトランジスタ４との出
力回路５をチップ上に有している。なお、ゲート直列抵
抗Ｒ１，Ｒ２は出力ＣＭＯＳトランジスタ４のゲート電
極と同一の拡散製造工程で形成される配線材質を用いて
いる。
【０００９】本実施例の出力回路５では、拡散条件の変
動によってＰチャネルおよびＮチャネルＭＯＳトランジ
スタＴ１，Ｔ２のチャネル長が短かくなった場合に、ゲ
ート直列抵抗Ｒ１，Ｒ２は図２に示すように拡散工程で
形成された抵抗幅Ｗが細くなるので抵抗値は増大する。 したがってトランジスタＴ１，Ｔ２はチャネル長の短か
くなったために電流能力が増大した分はゲートの立上り
，立下りがゲート抵抗増によってゆるやかになるために
過渡電流の大きさは一定に保たれ、出力端子や内部電源
に従来発生していた雑音が無くなる。
動によってＰチャネルおよびＮチャネルＭＯＳトランジ
スタＴ１，Ｔ２のチャネル長が短かくなった場合に、ゲ
ート直列抵抗Ｒ１，Ｒ２は図２に示すように拡散工程で
形成された抵抗幅Ｗが細くなるので抵抗値は増大する。 したがってトランジスタＴ１，Ｔ２はチャネル長の短か
くなったために電流能力が増大した分はゲートの立上り
，立下りがゲート抵抗増によってゆるやかになるために
過渡電流の大きさは一定に保たれ、出力端子や内部電源
に従来発生していた雑音が無くなる。
【００１０】図３は本発明の第２の実施例の等価回路図
である。論理制御回路３ａは、インバータ用のＰチャネ
ルおよびＮチャネルＭＯＳトランジスタＴ３，Ｔ４は内
部回路２のデータ信号Ｄを入力とするインバータとして
動作し、ＣＭＯＳトランジスタ４のゲートに制御信号ｇ
１，ｇ２を供給する。論理制御回路３ａのインバータの
共通負荷となる抵抗Ｒ３は出力ＣＭＯＳトランジスタ４
のゲート電極と同一拡散工程で形成される配線材を用い
て構成された電気抵抗である。
である。論理制御回路３ａは、インバータ用のＰチャネ
ルおよびＮチャネルＭＯＳトランジスタＴ３，Ｔ４は内
部回路２のデータ信号Ｄを入力とするインバータとして
動作し、ＣＭＯＳトランジスタ４のゲートに制御信号ｇ
１，ｇ２を供給する。論理制御回路３ａのインバータの
共通負荷となる抵抗Ｒ３は出力ＣＭＯＳトランジスタ４
のゲート電極と同一拡散工程で形成される配線材を用い
て構成された電気抵抗である。
【００１１】動作を説明すると、出力のＰチャネルＭＯ
ＳトランジスタＴ１が“オン”とする時、つまりゲート
制御節点Ａ４の電圧が立下がる時に抵抗Ｒ３は制御信号
源抵抗Ｒ１と同様の働きをしてＰチャネルＭＯＳトラン
ジスタＴ１のチャネル長の製造工程における変動があっ
ても、トランジスタＴ１の過渡電流を安定に保つ。Ｎチ
ャネル型ＭＯＳトランジスタＴ２が“オン”する時、つ
まりゲート制御節点Ａ５が立上る時抵抗Ｒ３は図１の制
御抵抗Ｒ２と同様の動作をする。
ＳトランジスタＴ１が“オン”とする時、つまりゲート
制御節点Ａ４の電圧が立下がる時に抵抗Ｒ３は制御信号
源抵抗Ｒ１と同様の働きをしてＰチャネルＭＯＳトラン
ジスタＴ１のチャネル長の製造工程における変動があっ
ても、トランジスタＴ１の過渡電流を安定に保つ。Ｎチ
ャネル型ＭＯＳトランジスタＴ２が“オン”する時、つ
まりゲート制御節点Ａ５が立上る時抵抗Ｒ３は図１の制
御抵抗Ｒ２と同様の動作をする。
【００１２】
【発明の効果】以上説明したように本発明は、出力ＣＭ
ＯＳトランジスタとその制御回路との間にＣＭＯＳトラ
ンジスタのゲート電極と同一拡散工程で形成される配線
材を用いて構成される電気抵抗を直列に接続することに
より、拡散過程での条件の変動によるトランジスタのチ
ャネル長の増減に対して過渡電流を安定にし、過渡電流
が増大して発生する雑音を抑えるという効果を有する。
ＯＳトランジスタとその制御回路との間にＣＭＯＳトラ
ンジスタのゲート電極と同一拡散工程で形成される配線
材を用いて構成される電気抵抗を直列に接続することに
より、拡散過程での条件の変動によるトランジスタのチ
ャネル長の増減に対して過渡電流を安定にし、過渡電流
が増大して発生する雑音を抑えるという効果を有する。
【図１】本発明の第１の実施例の等価回路図である。
【図２】図１の半導体装置のチップの一部パターン図で
ある。
ある。
【図３】本発明の第２の実施例の等価回路図である。
【図４】従来の半導体装置の一例の等価回路図である。
１，１ａ 半導体装置
２ 内部回路
３，３ａ 論理制御回路
４ 出力ＣＭＯＳトランジスタ
５ 出力回路
６ ゲート電極・パターン
Ａ１〜Ａ５ チップ節点
Ｉ１，Ｉ２ インバータ
Ｄ 論理データ信号
ｇ１，ｇ２ ゲート制御信号
Ｔ１ 出力ＰチャネルＭＯＳトランジスタＴ２
出力ＮチャネルＭＯＳトランジスタＴ３
前段ＰチャネルＭＯＳトランジスタＴ４ 前段Ｎ
チャネルＭＯＳトランジスタＲ１，Ｒ２ ゲート
直列抵抗 Ｖ，Ｇ 外部電源端子
出力ＮチャネルＭＯＳトランジスタＴ３
前段ＰチャネルＭＯＳトランジスタＴ４ 前段Ｎ
チャネルＭＯＳトランジスタＲ１，Ｒ２ ゲート
直列抵抗 Ｖ，Ｇ 外部電源端子
Claims (1)
- 【請求項１】 内部の論理データ信号を入力してゲー
ト制御節点から同相のゲート制御信号を出力する論理制
御回路と、前記ゲート制御信号をそれぞれのゲートに入
力して共通ドレイン節点から出力信号を出力する出力Ｃ
ＭＯＳトランジスタとを有する出力回路を含む半導体装
置において、前記ゲート制御節点が前記出力ＣＭＯＳト
ランジスタと同一拡散工程で形成された等価信号源抵抗
に接続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028482A JPH04268814A (ja) | 1991-02-22 | 1991-02-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028482A JPH04268814A (ja) | 1991-02-22 | 1991-02-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04268814A true JPH04268814A (ja) | 1992-09-24 |
Family
ID=12249879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028482A Pending JPH04268814A (ja) | 1991-02-22 | 1991-02-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04268814A (ja) |
-
1991
- 1991-02-22 JP JP3028482A patent/JPH04268814A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991012 |