JPH04270570A - デジタル位相同期ループ回路 - Google Patents

デジタル位相同期ループ回路

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JPH04270570A
JPH04270570A JP91156539A JP15653991A JPH04270570A JP H04270570 A JPH04270570 A JP H04270570A JP 91156539 A JP91156539 A JP 91156539A JP 15653991 A JP15653991 A JP 15653991A JP H04270570 A JPH04270570 A JP H04270570A
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JP
Japan
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phase
digital
signal
digital oscillator
locked loop
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Application number
JP91156539A
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English (en)
Inventor
Hans-Juergen Desor
ハンス　−　ユルゲン・デゾル
Flam Peter
ペーター・フラム
Martin Winterer
マルティン・ビンテラー
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TDK Micronas GmbH
Original Assignee
Deutsche ITT Industries GmbH
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/79—Processing of colour television signals in connection with recording
    • H04N9/87—Regeneration of colour television signals

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  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronizing For Television (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、周期的にオーバーフ
ローするデジタル発振器と処理装置とを有するデジタル
位相同期ループ回路に関する。周期的にオーバーフロー
するデジタル発振器は、このデジタル発振器の入力に供
給される制御ワードによって長さＮのレジスタワードを
クロック発振器の所定のクロック速度で連続的に増大さ
せることによりデジタル発振器の実際の位相を示す周期
Ｔのデジタル発振器出力信号を発生する。デジタル発振
器出力信号が供給される処理装置は、デジタル発振器の
周期Ｔを周期的に生じる同期パルスにより決まる公称周
期に調節するために、デジタル発振器の実際の位相と基
準位相とを比較する。これによって、周期的に生じる同
期パルスにより決まる第１の制御クロック速度でデジタ
ル発振器の実際の位相と基準位相から位相差信号を生成
する。この位相差信号は処理装置のループフィルタユニ
ットでフィルリングされ、フィルタリングされた位相差
信号は周波数ワードに加えられる。周波数ワードの数値
はデジタル発振器のレジスタワードの長さＮ及びクロッ
ク発振器の所定のクロック速度の関数として公称周期を
表す。周波数ワードによりレジスタワードが連続的に増
大している間にデジタル発振器は公称周期でオーバーフ
ローする。周波数ワード及び位相差信号から形成される
制御ワードはデジタル発振器の入力に印加される。
【０００２】このようなデジタル位相同期ループ（ＤＰ
ＬＬ）回路は従来から知られている。デジタル位相同期
ループ回路は、水平周波数を発生するために、テレビ受
像器の水平偏向回路に特に用いられている。水平周波数
を発生するためには、デジタル発振器の周波数又は周期
が、テレビ画像の各線の開始を規定する線周期同期パル
スにより決まる公称周波数又は公称周期に同期するよう
に調節されていなければならない。これらの線周期同期
パルスは、デジタル位相同期ループ回路の前段に位置す
る同期セパレータ内で複合カラー信号の輝度信号から分
離され、同期セパレータ内の比較器を通過する。比較器
はデジタル位相同期ループ回路の処理装置を同期パルス
の立ち下がり区間でトリガする。トリガした時点におけ
るデジタル発振器のレジスタワードの内容はデジタル発
振器の実際の位相として格納される。すると、デジタル
発振器の実際の位相と基準位相との比較並びにデジタル
発振器の周期のトラッキングが先に記載したように実施
される。処理装置はこのようにして線周期同期パルスの
時間の順により決まる制御クロック速度でデジタル発振
器の周期Ｔを線周期同期パルスの公称周期に同期するよ
うに調節する。線周期同期パルス毎に（テレビ画像の線
毎に）１回調節される。
【０００３】従来のデジタル位相同期ループ回路では、
線周期同期パルスに対して線の２分の１だけ、即ち、１
８０°だけずれている更に別の非線周期同期パルスによ
り線周期同期パルスの時間の順が中断されると、不安定
になってしまう。このような状態は第１フィールドの最
後の線及びインターレースされたテレビ画像の第２フィ
ールドの最初の線を再生している間の標準前後等化パル
スにより生じる。同様に、ビデオレコーダのあるモード
、例えば、サーチモードでは、同期パルスが線の半分だ
けずれることがある。従来のデジタル位相同期ループ回
路では、非線周期同期パルスを含めて印加される総ての
同期パルスにより位相の調節が開始されるので、非線周
期同期パルスによりデジタル発振器の水平周波数に対す
る同期が阻害されてしまうのである。即ち、線周期クロ
ック信号により動作する処理装置は、非線周期同期パル
スを線周期同期パルスから区別することができないので
、位相が既に同期しているデジタル発振器を再調整して
しまうのである。従って、従来のデジタル位相同期ルー
プ回路では、非線周期同期パルスが位相制御に入る度に
デジタル発振器を公称周期に再調整するので、デジタル
発振器を公称周期に安定的に同期させることができない
のである。
【０００４】非線周期同期パルスはテレビ受像器の水平
偏向ユニットに影響するだけでなく、水平速度で生じる
ビデオ信号処理動作にも影響する。なぜなら、デジタル
発振器の位相がこれらの動作の時間の順を制御するアド
レス位相として用いられているからである。特定のビデ
オ信号処理動作に割り当てられているアドレス位相は、
特定のビデオ信号処理動作の実施時期をテレビ画像の線
毎に決定する。これらのタイミングマークとビデオ信号
とを正確に同期させるために、線周期同期パルスに同期
しているデジタル発振器位相がこれらの動作のアドレス
に用いられる。
【０００５】しかしながら、今問題にしている線の次の
ビデオ信号（輝度信号及び色信号）は非線周期同期パル
スにより前の線に対して１８０°ずれてしまうので、水
平周波数ビデオ信号処理動作の正確なアドレッシングに
はアドレス位相をずれに対応して補正する必要がある。 即ち、アドレス位相がデジタル発振器の位相に対して１
８０°ずれなければならない。
【０００６】このように、従来の位相同期ループ回路で
は、一方では１８０°ずれている非線周期同期パルスが
デジタル発振器の位相に影響しないようにする必要があ
り、他方では水平周期ビデオ信号処理動作の正しいアド
レッシングのためにはアドレス位相として機能するデジ
タル発振器位相を非線周期同期パルスに対応して補正す
ることによりデジタル発振器位相をアドレス位相として
継続して使用できるようにする必要がある。
【０００７】従って、この発明の課題は上記の種類のデ
ジタル位相同期ループ回路を非線周期同期パルスが発生
しても確実に安定であるように改善することである。更
に、この発明のデジタル位相同期ループ回路はデジタル
発振器の位相による水平周波数ビデオ信号処理動作の正
確なアドレッシングを可能にすることである。
【０００８】この発明はデジタル発振器出力信号に同期
していて周期ＴＤがデジタル発振器出力信号の周期Ｔの
半分に等しい２分の１の線周期の信号シーケンスを処理
装置が発生し、デジタル発振器が公称期間に同期してか
ら、処理装置が２分の１の線周期の信号シーケンスの助
けをかりて線周期同期パルス及び非線周期同期パルスに
より決まる第２の制御クロック速度で実際の位相と基準
位相とを比較し、デジタル発振器出力信号が同信号に同
期しているアドレス位相信号を発生する補正装置に印加
されて、非周期同期パルスの存在の下でアドレス位相信
号のアドレス位相がデジタル発振器出力信号の位相に対
して２分の１の線周期の信号シーケンスの周期ＴＤだけ
ずれていることを特徴としている。
【０００９】この発明のデジタル位相同期ループ回路は
、周期同期パルスの時間の順が（線）周期同期パルスに
対して２分の１周期Ｔだけずれている非（線）周期同期
パルスにより中断されても、正確に動作するという特徴
を有している。非周期同期パルスによるデジタル位相同
期ループ回路の動作の妨害は、第２の制御クロック速度
で実施される位相の比較により除去される。この発明に
より非周期同期パルスが位相制御プロセスに積極的に含
められるので、デジタル位相同期ループ回路の応答が高
速になる。この発明によれば、両位相の比較は公称期間
毎に（即ち、線毎に）実施される。デジタル位相同期ル
ープ回路は３６０°の角度範囲にわたって基準位相と実
際の位相との間の線形関係によっても特徴づけられてい
る。即ち、両位相の間の差は制御クロック速度により決
まる全周期にわたって線形的に計算される。更に、この
発明の位相同期ループ回路を用いてデジタル発振器を任
意の線形公称周波数に同期させることができる。デジタ
ル位相同期ループ回路の補正装置があるので、デジタル
発振器の位相に同期しているアドレス位相信号を特に有
利に生成することができる。このアドレス位相信号は非
周期同期パルスによりずれたビデオ信号に適用される。 これにより、水平周波数ビデオ信号処理動作を基になる
ビデオ信号に同期させることができる。この発明に基づ
いて発生されるアドレス位相信号により広範囲にわたる
様々なビデオ信号処理動作をどの位相位置、即ち、テレ
ビ画像の各線のどの場所からでも実施することができる
。このことにより、ビデオレコーダの水平同期信号処理
を有利に実施することができる。特に、スローモーショ
ンや高速再生、制止画像、又は巻き戻しながらの再生の
ような特別の制御特性を発揮することができる。
【００１０】
【実施例】以下、図面を参照してこの発明の実施例を詳
細に説明する。
【００１１】図１に示すデジタル位相同期ループ回路１
は、デジタル発振器１０及び処理装置１００を有してい
る。デジタル位相同期ループ回路１の前段には同期セパ
レータ２が設けられている。同期セパレータ２は複合画
像信号ＢＡＳに含まれている同期パルスＳ１−Ｓ６を分
離して適切な状態にする（図２参照）。同期セパレータ
２自体は公知なので図１にはその概略しか示さない。同
期セパレータ２に供給される複合画像信号ＢＡＳは約２
ＭＨｚに制限されている。同期セパレータ２内では、Ｍ
ＴＡ低域通過フィルタ（ＭＴＡ＝Ｍｏｖｉｎｇ　Ｔｉｍ
ｅＡｖｅｒａｇｅｒ）により信号からノイズが除去され
、フリップフロップが同期パルスＳ１−Ｓ６の立ち下が
り区間でコンパレータによりトリガされる。フリップフ
ロップの出力は、デジタル位相同期ループ回路１の処理
装置１００の第１入力１００′に印加される。同期セパ
レータ２は、複合画像信号ＢＡＳの最小同期を記憶する
測定最小メモリを更に有している。複合画像信号ＢＡＳ
のバックポーチが有鍵回路（ｋｅｙｅｄ　ｃｉｒｃｕｉ
ｔ　）により測定される。同期セパレータ２のマイクロ
プロセッサはこれらの両値から同期分離レベルと自動黒
レベル制御変数とを算出する。更に、分離の近傍におけ
るクロック期間の断片の精度の位相値（スキューデータ
）を適切な技術（直線補間又はオーバーサンプリング）
により正確に計算する。マイクロプロセッサの出力は処
理装置１００の第２入力１００″に供給される。
【００１２】同期パルスＳ１−Ｓ６が複合画像信号ＢＡ
Ｓから分離され、適当な状態にされ、フリップフロップ
及びマイクロプロセッサのそれぞれの出力信号に分割さ
れるので、処理装置１００に印加される同期セパレータ
２の両出力信号は異なる時間分解能を有している。第１
入力１００′に印加されるフリップフロップの出力は、
同期セパレータ２及びデジタル位相同期ループ回路１を
制御するクロック発振器１３の１クロック期間の時間精
度を有している。従って、この信号は位相調節を誘発し
て、デジタル発振器１０の粗調整をする。同期セパレー
タ２のマイクロプロセッサにより輝度信号ＢＡＳの同期
パルスの端から算出されたデジタル出力信号は、１クロ
ック期間の断片の精度のパルス情報（スキューデータ）
を含んでおり、デジタル位相同期ループ回路１の微調整
に用いられる。処理装置１００は同期セパレータ２から
の複数の出力信号を同時に別個に処理するので、以下で
は信号の区別をしない。一般的な用語「同期パルス」は
同期セパレータ２の両出力信号を意味することはいうま
でもない。
【００１３】図１の実施例では、デジタル位相同期ルー
プ回路１のデジタル発振器（ＤＣＯ）１０は、周期的に
オーバーフローするアキュムレータ（モジュロ加算器）
１０として設計されている。このような演算ユニットは
、アキュムレータレジスタ１１と加算器１２とを有して
いる。アキュムレータレジスタ１１は、長さＮの２進数
レジスタワードを格納する。２進数レジスタワードの現
在の値は、２進数２の補数又は１０進数の大きさを表す
符号とみなされる。レジスタワードの左端のビット（＝
ＭＳＢ）である「ビットＮ」は符号を示すものとして用
いられ、残りのビット「Ｎ−１、Ｎ−２、・・・、１」
はアキュムレータレジスタ１１に２進数形式で記憶され
ている１０進数の大きさを示すために用いられる。 加算器１２はクロック発振器１３のクロック速度でアキ
ュムレータレジスタ１１のレジスタワードをアキュムレ
ータ１０の入力１０′に印加される制御ワードにより段
階的に累算する。加算中には加算器１２からの繰り上げ
は考慮されない。アクロックにより制御されたキュムレ
ータレジスタ１１の一連の累算結果により、レジスタワ
ードの２進数の値の最大範囲を越えた場合には、レジス
タワードの２進数の値はゼロ足すオーバーフロー値（最
右端の桁（ｌｏｗ　ｏｒｄｅｒ　ｄｉｇｉｔ　））をと
る。従って、デジタル発振器１０の出力１０″はデジタ
ル発振器出力信号（ＤＣＯ出力信号）をデータ信号とし
て提供する。このデジタル発振器出力信号は図２（Ａ）
の線４に示すように、のこぎり波形状をしている。アキ
ュムレータレジスタ１１のレジスタワードの入力１０′
に印加される制御ワードｓｔによる一連の累算によりＤ
ＣＯ出力信号の値がデジタル発振器周期Ｔの前半では１
０進数の値の範囲でゼロから段階的に正の最大値へと増
加し、デジタル発振器周期Ｔの後半の最初のクロック期
間で１０進数の正の最大値から１０進数の値の範囲の負
の最小値へと移行し、その後デジタル発振器周期Ｔの後
半の更に別のクロック期間で最初の値ゼロに段階的に近
づく。デジタル発振器１０ののこぎり波形ＤＣＯ出力信
号は、デジタル発振器の位相応答を表しており、アキュ
ムレータレジスタ１１のレジスタワードの各値に割り当
てられた一つの正確な位相値を有している。デジタル発
振器１０を周期的にオーバーフローするアキュムレータ
とすることにより、ＤＣＯ出力信号の振幅とデジタル発
振器の位相との間に３６０°の角度全体にわたって線形
関係が生じる。 これは特に優れた利点である。
【００１４】ＤＣＯ出力信号は処理装置１００の第３入
力１００″′に印加される。処理装置１００は以下に詳
述する機能的ユニットを有している。個々の機能的ユニ
ットの処理動作はプログラム制御されたマイクロプロセ
ッサにより実行される。従って、個々の機能的ユニット
は対応するコンピュータプログラムのフローチャートの
個々の段階を表している。
【００１５】これらの機能的ユニットを集積回路のハー
ド配線されたロジック又は個々の構成要素として形成す
ることもできる。どのように設計するかは用途に応じて
適宜選択すれば良い。
【００１６】処理装置１００の制御ユニット２０は、デ
ジタル発振器の周期Ｔを公称周期に調節する。公称周期
は線形周期同期パルスＳ１とＳ２との間の経過時間によ
り決まる。位相調節は、同期セパレータ２により複合画
像信号ＢＡＳから分離され、処理装置１００の第１入力
１００′を介して制御ユニット２０に印加される同期パ
ルスＳ１により開始される。同期パルスＳ１により制御
ユニット２０が起動する。制御ユニット２０はＤＣＯ出
力信号のその時点での値を格納する。この値は起動した
時点でのデジシタル発振器１００の実際の位相を表して
いる。ＤＣＯ出力信号のこの実際の位相は位相比較ユニ
ット３０に供給されて、デジタル発振器１０のこの時点
における基準位相を示す位相ワードＰと比較される。位
相比較ユニット３０は実際の位相と基準位相との差から
位相差信号を出力する。位相差信号は第１加算ユニット
４０に印加される。加算ユニット４０には同期セパレー
タ２のマイクロプロセッサの出力信号も供給される。ク
ロック期間の時間精度を有する位相差信号は第１加算ユ
ニット４０で１クロック期間の断片の精度を有する同期
セパレータ２の出力信号に加算される。従って、この結
果生じる位相差信号はクロック期間の断片の精度を有す
るデジタル発振器１０の位相偏移の時間分解能を有する
。
【００１７】このように修正された位相差信号はループ
フィルタユニット５０に印加される。ループフィルタユ
ニット５０の機能は、当業者の間では良く知られている
ように、位相同期ループ回路のダイナミック特性に影響
する。フィルタに掛けられた位相差信号は周波数ワード
ｆが印加される第２加算ユニット６０に供給される。周
波数ワードｆの値はクロック発振器１３のクロック速度
及びアキュムレータレジスタ１１のレジスタワードの長
さＮにより決まる。従って、周波数ワードｆによりクロ
ック制御されたアキュムレータレジスタ１１のレジスタ
ワードの一連の累算中にデジタル発振器１０は公称周期
でオーバーフローする。
【００１８】第２加算ユニット６０は、周波数ワードｆ
とフィルタに掛けられた位相差信号とを加算することに
よりデジタル発振器１０の制御ワードｓｔを形成する。 制御ワードｓｔの値はデジタル発振器１０のその時点で
の周期を表す。処理装置１００で形成された現在の制御
ワードｓｔは、デジタル発振器１０の入力１０′に印加
される。デジタル発振器１０でアキュムレータ１１のレ
ジスタワードは、線ｚ１（図２参照）で決まる時間内に
現在の制御ワードによりクロック発振器１３のクロック
速度で次第に増大する。これにより、デジタル発振器１
０の周波数又は周期Ｔが同期パルスＳ１−Ｓ６により公
称周波数又は公称周期に近似される。
【００１９】デジタル発振器１０の実際の位相を基準位
相に合わせる次の調節は、デジタル位相同期ループ回路
１が線Ｚ２の開始により生じる同期パルスＳ２によりト
リガされてから初めて実施される。この次の位相調節も
以上に述べたようにして実施される。同様に、別の位相
調節は線Ｚ３の始まりで線周期同期パルスＳ３の発生と
共に実施される。デジタル位相同期ループ回路１は線周
期同期パルスＳ１、Ｓ２、Ｓ３により決まる第１クロッ
ク速度で位相調節を実施する。このような位相調節によ
り第１制御クロックの数サイクル後にデジタル発振器１
０の周期Ｔが公称期間に固定される。
【００２０】図２に示すように、線周期同期パルスＳ３
の後に１８０°即ち線の２分の１だけシフトしている非
線周期同期パルスＳ４が続く。従来のデジタル位相同期
ループ回路では、この非線周期パルスＳ４によりデジタ
ル発振器１０が公称期間に固定されることが妨害される
。なぜならば、デジタル位相同期ループ回路に印加され
る全同期パルスにより、即ち、非線周期パルスによって
も、パルス調節が開始されるからである。
【００２１】従って、この発明のデジタル位相同期ルー
プ回路１が公称期間に固定されてから、第２制御クロッ
ク速度で実際の位相を基準位相に調節することが特に重
要である。このような調節により非線周期同期パルスＳ
４が位相制御工程に含まれるので、デジタル発振器１０
の公称期間への固定が邪魔されることがない。この目的
のために、この発明の有利な態様によれば、処理装置１
００がＤＣＯ出力信号から線期間の２分の１の期間の一
連の信号を導き出す。この一連の信号の周期ＴＤはＤＣ
Ｏ出力信号の周期Ｔの丁度半分である。２分の１の線期
間の一連のこの信号は位相差の判定に用いられる。従っ
て、デジタル位相同期ループ回路１が線周期同期パルス
Ｓ１−Ｓ３の一連の時間により決まる公称期間に固定さ
れてから、線周期同期パルスＳ１−Ｓ３及び非線周期同
期パルスＳ４により決まる第２制御クロック速度に替わ
る。従って、トリガの瞬間におけるデジタル発振器１０
の実際の位相、即ち、発生した同期パルスＳ１−Ｓ３又
はＳ４のいずれか一つと、位相ワードｐにより決まる基
準位相とを比較することによりデジタル発振器の位相の
ずれを判定する際に、即ち、位相差信号の算出をする際
に、２分の１の線期間の一連の信号を用いることができ
る。第２制御クロック速度で実施される位相調整は、線
周期同期パルスＳ１−Ｓ３に対して線の半分だけずれて
いる非線周期同期パルスＳ４が、デジタル位相同期ルー
プ回路１の演算を妨害しないという利点がある。この演
算モードでは、非線周期同期パルスＳ４はデジタル発振
器１０の位相測定回路により検出される。この利点の他
に、デジタル位相同期ループ回路１は、線毎に位相を２
度調節できることである。このようにして、デジタル位
相同期ループ回路１の特に早い瞬時の応答が達成される
。実際の位相と基準位相との差は、線全体（３６０°に
相当）ではなく僅か線の半分（１８０°に相当）であり
、線形値として測定することができる（図２の線８）。 即ち、デジタル位相同期ループ回路１（＝ＤＰＬＬ）が
固定されているので、位相の測定は水平周波数の２倍の
速度で実施される。デジタル発振器１０の位相のずれが
２分の１の線期間で評価されるので、デジタル位相同期
ループ回路１は２種類の異なる位相（０°及び１８０°
）で安定化する。
【００２２】制御ユニット２０は、符号の機能を果たす
ＤＣＯ出力信号の最上位のビット（＝ＭＳＢ）Ｎには無
関係に、デジタル発振器１０のＤＣＯ出力信号から２分
の１の線期間で一連の信号を発生する。ＤＣＯ出力信号
の残りのビットＮ−１、Ｎ−２、・・・、１は、２分の
１の線期間の一連の信号を形成する。この一連の信号の
Ｎ−１ビットは１０進数の符号の大きさを表すものとみ
なされる。このことから、図２の線８により示される２
分の１の線期間の一連の信号ののこぎり波形が得られる
。重要なのは、このようにして発生される２分の１の線
期間の一連の信号がＤＣＯ出力信号に固定されていると
いうことである。
【００２３】ＤＣＯ出力信号のビットＮはデジタル位相
同期ループ出力信号としてデジタル位相同期ループ回路
１の出力に転送される。デジタル位相同期ループ回路の
出力信号の波形を図２に線５で示す。デジタル位相同期
ループ回路の出力信号は線周波数方形波信号の波形をし
ている。ＤＣＯ出力信号のビットＮによってのみ表示さ
れる上記信号よりもより正確なデジタル位相同期ループ
出力信号を発生することもできる。その場合には、ＤＣ
Ｏ出力信号のビットＮだけでなく所望の精度に応じてビ
ットＮ−１その他がデジタル位相同期ループ回路１の出
力１′に転送される。
【００２４】複合カラー信号ＦＢＡＳの波形に同期する
アドレス位相信号を発生するために、ＤＣＯ出力信号が
補正装置１１０に供給される。補正装置１１０はＤＣＯ
出力信号からアドレス位相信号を生成する。アドレス位
相信号は、線周期同期パルスＳ１−Ｓ３及びＳ５、Ｓ６
の時間の順が非線周期同期パルスＳ４により線の半分だ
け中断し又はずれても、水平周波数ビデオ信号処理動作
の制御に用いることができる。
【００２５】このような水平周波数動作は公知のように
水平周波数複合カラー信号の処理中に実施される。即ち
、同期パルストップＤＣ電圧の測定、バックポーチＤＣ
レベルの測定、カラーバースト用回路のゲーティング、
ビデオ信号そのものの回路のゲーティング、同期パルス
のゲーティング、その他の最中に実施される。これらの
動作の各々はキー入力された適切な信号Ｋｉ（＝１ビッ
ト制御信号）により呼び出されたり開始されたりするが
、定義されたスタントｔｉ又はタイムウインドウＷ１、
Ｗ２・・・に割り当てられる。タイムウインドウの発生
又は開始及び終了はタイミングマークｔ１、ｔ２、ｔ３
、・・・により印が付けられている。タイミングマーク
は各線の位相に固定されている。この固定はデジタル発
振器１０により達成される。デジタル発振器１０のＮビ
ットの出力信号は線の個々のタイミングマークの２進数
表示であり、対応する数値により定義することができる
。数値Ｎ１はタイミングマークｔ１に対応し、数値Ｎ２
はタイミングマークｔ２に対応するという具合に続いて
いる。
【００２６】図３及び図４では、キーにより入力された
信号ｋｉの発生が３個の相互に重なるタイムウインドウ
Ｗ１、Ｗ２、Ｗ３、及びキー入力された単一の信号ｋ４
を有する簡単な例により概略的に示されている。最初の
線はリトレースインターバルにおける複合カラー信号Ｆ
ＢＡＳの波形を示している。次の３本の線はそれぞれ第
１、第２、第３のタイムウインドウＷ１、Ｗ２、Ｗ３の
時間位置を示す。第５の線はキー入力された信号Ｋ４の
時間位置を示す。信号Ｋ４は１サンプリング期間だけ継
続する。キー入力された信号Ｋ４の下の斜線６は、線周
期ＤＣＯ出力信号を表している。図２も併せて参照のこ
と。
【００２７】図３に破線で示すように、タイミングマー
クｔ１ないしｔ７の各々に対応して固定数値Ｎ１ないし
Ｎ７がある。これらの数値はリードオンリーメモリ（Ｒ
ＯＭ）又はランダムアクセスメモリ（ＲＡＭ）として形
成されているアドレス可能なメモリ２００（図１も併せ
て参照）の順次アドレスが可能なセルに図４に示すよう
にして格納される。数値Ｎｉの他に、各メモリセルはキ
ー入力される信号Ｋ１ないしＫ４の個々の有効なエント
リーを収容する。プログラムされた数値Ｎｉは次のアド
レスワードＮＡを表しており、これによりキー入力され
た信号Ｋ１ないしＫ４の組み合わせが変更される。読み
出された次のアドレスワードＮＡとデジタルＤＣＯ出力
信号６の最上位のビットＡとを比較器１８０で比較する
ことにより、シフトクロックｇが周期シフトレジスタ１
９０に発生される。シフトクロックｇのサーキュレーテ
ィング「１」は、メモリ２００の一連のアドレスのポイ
ンタの機能を果たす。図１も併せて参照のこと。キー入
力されたエントリーＫ１ないしＫ３の読み出し及びメモ
リ回路２１０、２１１、２１２により、３種類のタイム
ウインドウＷ１、Ｗ２、Ｗ３が形成される。キー入力さ
れた信号Ｋ４は直接に制御信号として機能する。キー入
力された信号Ｋ１ないしＫ４は単一サンプリング期間だ
け継続するので、３種類のタイムウインドウを形成する
には３個のメモリ回路が必要である。
【００２８】比較器１８０には補正装置１１０でデジタ
ル発振器１０のＤＣＯ出力信号から得られたアドレス位
相信号が供給される。図２の線４で示されるＤＣＯ出力
信号と図２の線６で示されるアドレス位相信号との比較
により、線Ｚ１及びＺ２により決まる期間中はアドレス
位相信号がＤＣＯ出力信号と同一であることが分かる。 ＤＣＯ出力信号及びアドレス位相信号は同一の位相値を
有しているので、ビデオ信号処理と複合画像信号ＢＡＳ
とが確実に同期する。
【００２９】非線周期同期パルスＳ４の発生時にアドレ
ス位相信号のアドレス位相が補正されて、水平周波数ビ
デオ信号処理動作と複合画像信号ＢＡＳとの同期が保証
される。図２から明らかなように、補正装置１１０はア
ドレス位相信号のアドレス位相を１８０°だけ、即ち、
２分の１の線期間の一連の信号の１周期ＴＤだけずれな
ければならない。
【００３０】補正装置１１０はこの補正を行うためにＸ
ＯＲゲートを２固有している（符号１５０及び１６０）
。第１のＸＯＲゲート１５０の第１入力１５１にはＤＣ
Ｏ出力信号の最上位のビットＮが供給される。第１のＸ
ＯＲゲート１５０の第２入力１５２にはＤＣＯ出力信号
の最上位の次の下位ビットＮ−１が供給される。第１の
ＸＯＲゲート１５０の出力１５３は第２のＸＯＲゲート
１６０の第１入力１６１に連結されている。第２のＸＯ
Ｒゲート１６０の第２入力１６２にはデジタルＤＣＯ出
力信号の最上位ビットＮが供給される。
【００３１】補正装置１１０の動作は以下の通りである
。図２に示したように、非線周期同期パルスＳ４が発生
すると、ＤＣＯ出力信号及び２分の１の線期間の信号シ
ーケンスは異なる位相値を有している。２分の１の線期
間の信号シーケンスがＤＣＯ出力信号に固定されている
ので、この差はその時点で常に１８０°である。非線周
期同期パルスＳ４が発生すると、ＤＣＯ出力信号のビッ
トＮ及びビットＮ−１は異なる。２分の１の期間の信号
シーケンスがビットＮ、Ｎ−１、・・・、１により決ま
るＤＣＯ出力信号のビットＮ−１、Ｎ−２、・・・、１
により生じる。しかしながら、この場合、不均等な２進
数信号が第１のＸＯＲゲート１５０の両入力に印加され
る。従って、第１のＸＯＲゲート１５０の出力１５３は
論理「１」である。第２のＸＯＲゲート１６０では、不
均等な信号が入力１６１及び１６２に印加されるので、
第２出力１６２に印加されたＤＣＯ出力信号のビットＮ
が反転する。出力１６３に生じる信号はＤＣＯ出力信号
のビットＮに取って替わる。従って、アドレス位相信号
は最上位ビットが第２のＸＯＲゲート１６０の出力信号
及びＤＣＯ出力信号のビットＮ−１，Ｎ−２、・・・、
Ｎ−Ａからなる。ＤＣＯ出力信号のビットＮの反転によ
りアドレス位相信号のアドレス位相が１８０°反転する
。
【００３２】補正装置１１０によりＤＣＯ出力信号のビ
ットＮとビットＮ−１の不均等な値から非線周期同期パ
ルスＳ４を簡単に検出できるようになり、ビットＮを反
転することによりアドレス位相信号を補正することがで
きるようになる。このような方法には、水平周波数ビデ
オ信号処理動作を制御するアドレス位相信号と輝度信号
ＢＡＳとが常に同期するという利点がある。なぜならば
、アドレス位相信号が正確かつ明確に定義された方法で
ＤＣＯ出力信号に関連付けられているからである。ＤＣ
Ｏ出力信号は複合画像信号ＢＡＳと同期している。
【図面の簡単な説明】
【図１】本発明の実施例であるデジタル位相同期ループ
回路の構成を示す図。
【図２】輝度信号と本デジタル位相同期ループ回路にお
ける信号シーケンスとの時間関係を示す図。
【図３】本実施例におけるタイムウインドウおよびキー
入力された信号を示す図。
【図４】本実施例におけるメモリ内のメモリセルを示す
図。
【符号の説明】
１…デジタル位相同期ループ回路、２…同期セパレータ
、１０…デジタル発振器、１３…クロック発振器、１０
０…処理装置、１１０…補正装置、１８０…比較器、１
９０…シフトレジスタ、２００…メモリ。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】　　周期的にオーバーフローするデジタル
    発振器（１０）と処理装置（１００）とを有し、デジタ
    ル発振器（１０）がデジタル発振器（１０）の入力（１
    ０′）に印加される制御ワード（ｓｔ）により長さＮの
    レジスタワードをクロック発振器（１３）の所定のクロ
    ック速度で増大させることによりデジタル発振器の実際
    の位相を示す周期Ｔのデジタル発振器出力信号を発生し
    、処理装置（１００）がこのデジタル発振器出力信号を
    受信し、デジタル発振器（１０）の周期Ｔを調節して周
    期的に生じる同期パルス（Ｓ１−Ｓ３、Ｓ５、Ｓ６）に
    より決まる公称周期に同期させるために、デジタル発振
    器（１０）の実際の位相と基準位相とを比較して、周期
    的に生じる同期パルス（Ｓ１−Ｓ３、Ｓ５、Ｓ６）によ
    り決まる第１の制御クロック速度でデジタル発振器（１
    ０）の実際の位相と基準位相との差信号を形成し、この
    位相差信号が処理装置（１００）でフィルタに掛けられ
    、フィルタに掛けられた位相差信号が周波数ワード（ｆ
    ）に加えられ、周波数ワード（ｆ）の数値がデジタル発
    振器（１０）のレジスタワードの長さＮ及びクロック発
    振器（１３）の所定のクロック速度の関数として公称周
    期を表し、周波数ワード（ｆ）によりレジスタワードが
    順に増大している間にデジタル発振器（１０）が公称周
    期でオーバーフローし、周波数ワード（ｆ）及び位相差
    信号から形成される制御ワード（ｓｔ）がデジタル発振
    器（１０）の入力（１０′）に印加されるデジタル位相
    同期ループ回路（１）において、デジタル発振器出力信
    号に同期していて周期ＴＤがデジタル発振器出力信号の
    周期Ｔの半分に等しい２分の１の線周期の信号シーケン
    スを処理装置（１００）が発生し、デジタル発振器（１
    ０）が公称期間に同期してから、処理装置が２分の１の
    線周期の信号シーケンスの助けをかりて線周期同期パル
    ス（Ｓ１、…、Ｓ５、Ｓ６）及び非線周期同期パルス（
    Ｓ４）により決まる第２の制御クロック速度で実際の位
    相と基準位相とを比較し、デジタル発振器出力信号が同
    出力信号に同期しているアドレス位相信号を発生する補
    正装置（１１０）に印加されて、非周期同期パルス（Ｓ
    ４）の存在の下でアドレス位相信号のアドレス位相がデ
    ジタル発振器出力信号の位相に対して２分の１の線周期
    の信号シーケンスの周期ＴＤだけずれていることを特徴
    とするデジタル位相同期ループ回路。
  2. 【請求項２】　　デジタル発振器がアキュムレータレジ
    スタ（１１）と加算器（１２）とを有するモジュロ加算
    器（１０）として設計されており、アキュムレータレジ
    スタ（１１）がレジスタワードを格納することを特徴と
    する請求項１に記載のデジタル位相同期ループ回路。
  3. 【請求項３】　　処理装置（１００）が制御ユニット（
    ２０）を有しており、制御ユニット（２０）が処理装置
    （１００）の第１入力（１００′）に印加される同期パ
    ルス（Ｓ１−Ｓ６）によりトリガされて、トリガされた
    時点でのデジタル発振器出力信号の値をデジタル発振器
    （１０）の実際の位相として格納し、この実際の位相が
    位相比較ユニット（３０）に印加され、位相比較ユニッ
    ト（３０）が実際の位相とトリガされた時点でのデジタ
    ル発振器（１０）の基準位相を表す位相ワード（ｐ）と
    から位相差信号を形成することを特徴とする請求項１に
    記載のデジタル位相同期ループ回路。
  4. 【請求項４】　　処理装置（１００）が第１の加算ユニ
    ット（４０）を有しており、この第１の加算ユニット（
    ４０）が位相比較ユニット（３０）により形成された位
    相差信号を、処理装置（１００）の第２入力（１００″
    ）に印加されてデジタル位相同期ループ回路（１）の微
    調整をする信号に加えることを特徴とする請求項３に記
    載のデジタル位相同期ループ回路。
  5. 【請求項５】　　位相差信号がループフィルタユニット
    （５０）でフィルタに掛けられてから、第２の加算ユニ
    ット（６０）に印加され、この第２の加算ユニット（６
    ０）でデジタル発振器（１０）の制御ワード（ｓｔ）が
    フィルタに掛けられた位相差信号と周波数ワード（ｆ）
    とを足すことにより形成されることを特徴とする請求項
    ４に記載のデジタル位相同期ループ回路。
  6. 【請求項６】　　処理装置（１００）の個々の機能的ユ
    ニット（３０、４０、５０、６０）内で実施されるデジ
    タル発振器出力信号の処理動作はプログラム制御された
    マイクロコンピュータにより実施されることを特徴とす
    る請求項１に記載のデジタル位相同期ループ回路。
  7. 【請求項７】　　処理装置（１００）の機能的ユニット
    （３０、４０、５０、６０）がハード配線された集積回
    路として形成されていることを特徴とする請求項６に記
    載のデジタル位相同期ループ回路。
  8. 【請求項８】　　処理装置（１００）の機能的ユニット
    （３０、４０、５０、６０）が個々別々の構成要素とし
    て形成されていることを特徴とする請求項６に記載のデ
    ジタル位相同期ループ回路。
  9. 【請求項９】　　補正装置（１１０）が第１のＸＯＲゲ
    −ト（１５０）を有しており、この第１のＸＯＲゲ−ト
    （１５０）の第１入力（１５１）にはデジタル発振器出
    力信号の最上位ビットＮが供給され、同ゲートの第２入
    力（１５２）にはデジタル発振器出力信号の最上位ビッ
    トの次の下位ビットＮ−１が供給され、第１のＸＯＲゲ
    −ト（１５０）の出力（１５３）が第２のＸＯＲゲート
    （１６０）の第１入力（１６１）に接続されていて、第
    ２のＸＯＲゲート（１６０）の第２入力（１６２）には
    デジタル発振器出力信号の最上位ビットＮが供給される
    ことを特徴とする請求項１に記載のデジタル位相同期ル
    ープ回路。
  10. 【請求項１０】　　補正装置（１１０）で形成されるア
    ドレス位相出力信号が比較器（１８０）に供給されて、
    比較器（１８０）でアドレス位相信号の現在のアドレス
    位相とメモリ（２００）のアドレスを有する記憶アドレ
    スワードＮＡと比較し、比較器（１８０）が周期的シフ
    トレジスタ（１９０）を駆動し、周期的シフトレジスタ
    （１９０）のシフトクロック（ｇ）はアドレス位相信号
    の現在のアドレス位相がメモリ（２００）に格納されて
    いるアドレスワードＮＡに等しいときに発生されること
    を特徴とする請求項１に記載のデジタル位相同期ループ
    回路。
  11. 【請求項１１】　　テレビ受信機の水平偏向回路及びビ
    デオレコーダの水平同期回路に用いられて再生中に特別
    の制御特性を実現することを特徴とする請求項１に記載
    のデジタル位相同期ループ回路。
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