JPH04271086A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH04271086A
JPH04271086A JP3032840A JP3284091A JPH04271086A JP H04271086 A JPH04271086 A JP H04271086A JP 3032840 A JP3032840 A JP 3032840A JP 3284091 A JP3284091 A JP 3284091A JP H04271086 A JPH04271086 A JP H04271086A
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JP
Japan
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lines
bit lines
sense amplifier
bit
memory cell
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JP3032840A
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English (en)
Inventor
Takanori Saeki
貴範 佐伯
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、１トランジスタ１キャパシタを有するＭＯＳ型ダ
イナミックＲＡＭに関する。
【０００２】
【従来の技術】ＤＲＡＭでは、図４（Ａ）のように、ビ
ット線，ワード線の全交点にメモリセルを配置し、差動
型センスアンプのビット線対ＤｊＤｊを別々のメモリセ
ルアレイに配置するオープンビット線方式と、同図Ｂ，
Ｃのようにビット線，ワード線の交点の半分にメモリセ
ルを配置し、差動型センスアンプのビット線対ＤｊＤｊ
を同一のセルアレに配置する、折り返しビット線方式が
あった。
【０００３】
【発明が解決しようとする課題】従来のオープンビット
線方式では、対ビット線ＤｊＤｊが別々のメモリセルア
レイに配列しているため、センス増幅時に対ビット線Ｄ
ｊＤｊには逆相のノイズが印加される場合があり、その
場合、ビット線間の電位差が減少し、センス感度が低下
しやすいという欠点を有していた。
【０００４】従来の折り返しビット線方式では、対ビッ
ト線ＤｊＤｊが同一のメモリセルアレイ上に配列してお
り、対ビット線ＤｊＤｊには同相のノイズが印加されて
いるので、ビット線間の電位差が減少しにくいが、メモ
リセルがビット線とワード線の交点の１／２にしか配置
出来ず、集積度をあげにくいという欠点があった。
【０００５】
【課題を解決するための手段】本発明では、センスアン
プに接続する２本のビット線のうち、基準電圧となるビ
ット線を２つのセンスアンプで共有している。
【０００６】また、前記センスアンプと接続する２本の
ビット線が同一のメモリセルアレイを構成する。
【０００７】また、前記メモリセルアレイにおいて、ワ
ード線及びビット線と接続するメモリセルの組合せが、
　３本のワード線及び、３本のビット線及び、６個のメ
モリセルを繰り返しの最小単位とし、この最小単位内に
おいて、各ワード線及び、各ビット線は、それぞれ２個
のメモリセルと接続する。
【０００８】また、前記センスアンプと接続するビット
線が、ワード線アドレスによって切り換えられる。
【０００９】また、基準電位となるビット線が、再書き
込み時に、センスアンプから切り離される。
【００１０】
【実施例】次に本発明について図面を参照して説明する
。
【００１１】図１に、本発明の集積回路の基準単位とな
る３本のビット線及び、３本のワード線から成るメモリ
セルアレイ、及びセンス回路を示す。
【００１２】メモリセルアレイＡの基本単位は、３本の
ワード線，ワード線１，ワード線２，ワード線３及び、
これらと交差する３本のビット線４，ビット線５，ビッ
ト線６からなり、ワード線１とビット線４，ワード線２
とビット線５，ワード線３とビット線６の交点にはメモ
リセルは存在せず、残りのワード線ビット線の交点には
メモリセルが存在する。メモリセルアレイＡの両側には
、センスアンプ７及び、センスアンプ８が存在し、ビッ
ト線４はＴＧ９を介し、センスアンプ７と接続し、ビッ
ト線５はＴＧ１０を介し、また、ビット線６はＴＧ１１
を介してから相互に接続し、さらにセンスアンプ７と接
続する。
【００１３】また、ビット線４はＴＧ９からメモリセル
アレイを介し、さらにＴＧ１２を介し、ビット線５はＴ
Ｇ１０からメモリセルアレイを介し、さらにＴＧ１３を
介してから相互に接続し、さらにセンスアンプ８と接続
する。ビット線６はＴＧ１４を介し、センスアンプ８と
接続する。
【００１４】ＴＧ９には駆動信号φ１５，ＴＧ１０には
駆動信号φ１６，ＴＧ１１には駆動信号φ１７，ＴＧ１
２には駆動信号φ１８，ＴＧ１３には駆動信号φ１９，
ＴＧ１４には駆動信号φ２０が入力される。
【００１５】図２に、各ワード線の選択時にセンスアン
プと接続するビット線の組合せを示す。セルアレイＡに
接続するセンスアンプは、選択されたワード線との交点
にメモリセルを有しないビット線を基準電圧として共有
している。
【００１６】次に動作に関して説明する。図３に、ワー
ド線１を選択した場合の動作信号図を示す。ワード線１
選択時は、図２に示すようにセンスアンプ７にはビット
線４とビット線５が接続され、センスアンプ８にはビッ
ト線４，と６が接続される組合せをとる。これら組合せ
は、各ＴＧ９〜１４への信号が、ワードアドレスに応じ
て与えられることにより生ずる。初期状態としてＴＧ駆
動信号φ１５〜２０はすべて高レベルをとり、ビット線
はすべて同電位にある。
【００１７】図３に示すように、ワードアドレス信号に
よりワード線１が高レベルになる直前に、ワードアドレ
ス信号と連動して駆動信号φ１７，φ１９が低レベルに
なりＴＧ１１，ＴＧ１３が遮断される。ワード線１が高
レベルになり、メモリセルのデータによりビット線５，
ビット線６の電位が変化したところで、駆動信号はφ１
５φ１６φ１８φ２０が低レベルになり、ＴＧ９，ＴＧ
１０，ＴＧ１２，ＴＧ１４は、遮断される。この直後に
センスアンプ７及びセンスアンプ８は活性化され、セル
の信号は増幅される。このときセンスアンプ７，センス
アンプ８で共有化していたビット線４はＴＧ９，ＴＧ１
２で遮断されているで、増幅は独立に行われる。
【００１８】この後、ＴＧ１０，ＴＧ１４の駆動信号φ
１６，φ２０が高レベルになり、メモリセルが接続する
ビット線５がセンスアンプ７と接続し、ビット線６とセ
ンスアンプ８が接続し、リフレッシュ又は、書き込みが
行われる。この時ＴＧ９，ＴＧ１１は遮断されたままな
ので、センスアンプ７，センスアンプ８の短絡は生じな
い。上記方式により、従来の折り返しビット方式より２
組のセンスアンプの基準電圧を共有したメモリセルアレ
イのセルデータの読み込み及び、再書き込みが行われる
。
【００１９】また、ビット線とセンスアンプの組合せは
、本実施例以外に多数有り、チップのレイアウトに応じ
て自由に選ぶことが可能である。
【００２０】
【発明の効果】以上説明したように本発明は、折り返し
ビット型配列において、基準電圧となるビット線を、２
つのセンスアンプで共有することにより、ワード線とビ
ット線の交点の２／３にメモリセルの配置が可能になり
、従来の折り返しビット型のノイズが発生しにくいとい
う特性を保持しかつ、集積度を１．５倍に向上させると
いう効果を有する。
【図面の簡単な説明】
【図１】本発明の１実施例の回路図である。
【図２】図１に示した回路図のセンスアンプとビット線
の組合せ図である。
【図３】第１図に示した実施例の動作信号図である。
【図４】従来例を示す回路図である。
【符号の説明】 Ａ，Ｂ　　　　メモリセルアレイ １，２，３　　　　ワード線 ４，５，６　　　　ビット線 ７，８　　　　センスアンプ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】　　１つのＭＩＳ型トランジスタ、および
    このトランジスタの一方領域に接続された１つのキャパ
    シタから成るメモリセル、該ＭＩＳ型トランジスタのゲ
    ート電極に接続するワード線ならびに該ＭＩＳ型トラン
    ジスタの他方の領域に接続するビット線を有するメモリ
    セルアレイと、２本のビット線間の電位差を検出するセ
    ンスアンプとを備えて、該センスアンプの２本のビット
    線のうち基準電位となるビット線が２つのセンスアンプ
    で共有にれることを特徴とする半導体集積回路。
  2. 【請求項２】　　前記センスアンプと接続する２本のビ
    ット線が、同一のメモリセルアレイを構成することを特
    徴とする請求項１記載の半導体集積回路装置。
  3. 【請求項３】　　前記ワード線及びビット線と接続する
    メモリセルの組合せが、３本のワード線、３本のビット
    線及び６個のメモリセルを繰り返しの最小単位とし、該
    最小単位内において各ワード線及び各ビット線は、それ
    ぞれ２個のメモリセルと接続することを特徴とする請求
    項１又は２記載の半導体集積回路。
  4. 【請求項４】　　前記センスアンプと接続するビット線
    が、ワード線アドレスによって切り換えられることを特
    徴とする請求項１，２又は３記載の半導体集積回路。
  5. 【請求項５】　　前記基準電位となるビット線が、再書
    き込み時にセンスアンプから切り離されることを特徴と
    する請求項４記載の半導体集積回路。
JP3032840A 1991-02-27 1991-02-27 半導体集積回路 Pending JPH04271086A (ja)

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Effective date: 20010116