JPH07147086A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH07147086A JPH07147086A JP5297227A JP29722793A JPH07147086A JP H07147086 A JPH07147086 A JP H07147086A JP 5297227 A JP5297227 A JP 5297227A JP 29722793 A JP29722793 A JP 29722793A JP H07147086 A JPH07147086 A JP H07147086A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭの読出し速度を大きくすること。
【構成】 ビット線ＢＬ1、ＢＬ2を増幅回路ＡＭＰのト
ランジスタＱ3、Ｑ4のゲートに接続し、トランジスタＱ
3、Ｑ4のドレインをリードバスラインＲＢ1、ＲＢ2に接
続する。センスアンプＳＡ1を動作させる前に、センス
アンプＳＡ1をオフ状態のトランジスタＱ7、Ｑ8により
ビット線ＢＬ1、ＢＬ2から切離しておき、列選択信号φ
Y1Rにより増幅回路ＡＭＰのトランジスタＱ5、Ｑ6をオ
ンにしてビット線ＢＬ1、ＢＬ2の信号をリードバスライ
ンＲＢ1、ＲＢ2に読出す。
ランジスタＱ3、Ｑ4のゲートに接続し、トランジスタＱ
3、Ｑ4のドレインをリードバスラインＲＢ1、ＲＢ2に接
続する。センスアンプＳＡ1を動作させる前に、センス
アンプＳＡ1をオフ状態のトランジスタＱ7、Ｑ8により
ビット線ＢＬ1、ＢＬ2から切離しておき、列選択信号φ
Y1Rにより増幅回路ＡＭＰのトランジスタＱ5、Ｑ6をオ
ンにしてビット線ＢＬ1、ＢＬ2の信号をリードバスライ
ンＲＢ1、ＲＢ2に読出す。
Description
【０００１】
【産業上の利用分野】本発明はダイナミック型半導体記
憶装置すなわちダイナミック型ランダムアクセスメモリ
（ＤＲＡＭ）に関する。
憶装置すなわちダイナミック型ランダムアクセスメモリ
（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】半導体記憶装置の大容量化は４倍／３年
の割合で進み、学会では既に２５６ＭビットＤＲＡＭの
発表が行われ、市場には６４ＭビットＤＲＡＭのサンプ
ルが出回ろうとしている。ＤＲＡＭのメモリセルは、１
つのＭＯＳトランジスタ及び１つのキャパシタの２素子
からなる単純な構造であるために、６素子で構成される
スタティック型半導体記憶装置つまりスタティック型ラ
ンダムアクセスメモリ（ＳＲＡＭ）より大容量化が可能
で、同一世代ではＳＲＡＭの４倍の記憶容量がある。Ｄ
ＲＡＭとＳＲＡＭとの間には様々な相違いがあるが、最
も大きな差はこの記憶容量であり、ＤＲＡＭが勝ってい
る点である。
の割合で進み、学会では既に２５６ＭビットＤＲＡＭの
発表が行われ、市場には６４ＭビットＤＲＡＭのサンプ
ルが出回ろうとしている。ＤＲＡＭのメモリセルは、１
つのＭＯＳトランジスタ及び１つのキャパシタの２素子
からなる単純な構造であるために、６素子で構成される
スタティック型半導体記憶装置つまりスタティック型ラ
ンダムアクセスメモリ（ＳＲＡＭ）より大容量化が可能
で、同一世代ではＳＲＡＭの４倍の記憶容量がある。Ｄ
ＲＡＭとＳＲＡＭとの間には様々な相違いがあるが、最
も大きな差はこの記憶容量であり、ＤＲＡＭが勝ってい
る点である。
【０００３】一方、ＳＲＡＭは速度の速いことが大きな
特徴である。１６ＭビットＤＲＡＭと４ＭビットＳＲＡ
Ｍとを比較すると、１６ＭビットＤＲＡＭの動作速度が
６０ｎｓであるのに対して、４ＭビットＳＲＡＭは２０
ｎｓと３倍速い。このような速度差の原因の１つには、
ＤＲＡＭが同期型動作であるのに対して、ＳＲＡＭは非
同期型動作であることにある。しかしながら、これはＤ
ＲＡＭを非同期動作型に設計すれば解決するもので、本
質的な問題ではない。現に、ＤＲＡＭにおいてもスタテ
ィックカラムと呼ぶ動作モードを有するものがあり、特
定のモードではあるが非同期動作をさせている。この場
合の速度は１６ＭビットＤＲＡＭで４ＭビットＳＲＡＭ
と同等の２０ｎｓが実現されている。
特徴である。１６ＭビットＤＲＡＭと４ＭビットＳＲＡ
Ｍとを比較すると、１６ＭビットＤＲＡＭの動作速度が
６０ｎｓであるのに対して、４ＭビットＳＲＡＭは２０
ｎｓと３倍速い。このような速度差の原因の１つには、
ＤＲＡＭが同期型動作であるのに対して、ＳＲＡＭは非
同期型動作であることにある。しかしながら、これはＤ
ＲＡＭを非同期動作型に設計すれば解決するもので、本
質的な問題ではない。現に、ＤＲＡＭにおいてもスタテ
ィックカラムと呼ぶ動作モードを有するものがあり、特
定のモードではあるが非同期動作をさせている。この場
合の速度は１６ＭビットＤＲＡＭで４ＭビットＳＲＡＭ
と同等の２０ｎｓが実現されている。
【０００４】速度差を生むもう１つの原因はメモリセル
構造の違いから読み出しの方法が異なるために生じてい
るもので、本質的な問題を含んでいる。この点に関して
図６、図７、図８、図９を用いて説明する。図７は従来
のＤＲＡＭの回路図である。図７において、ワード線Ｗ
Ｌ1、ＷＬ2、…とビット線ＢＬ1、ＢＬ2、…との交差す
る点のうち千鳥状の点にメモリセルＣ11、Ｃ22、…が設
けられており、ビット線対たとえばＢＬ1、ＢＬ2がリフ
レッシュ機能を有する（再書込み機能）１つのセンスア
ンプＳＡ1に接続されている。さらに、これらのビット
線は列選択トランジスタＱ1、Ｑ2を介して入出力線Ｉ／
Ｏ1、Ｉ／Ｏ2に接続されている。列選択トランジスタＱ
1、Ｑ2はコラムアドレスデコーダ信号φY1によって制御
され、従って、入力されたコラムアドレス信号に従って
選択されたビット線対が入出力線Ｉ／Ｏ1、Ｉ／Ｏ2に接
続されることになる。入出力線Ｉ／Ｏ1、Ｉ／Ｏ2はリー
ドアンプＲＡ及びライトアンプＷＡに接続されている。
構造の違いから読み出しの方法が異なるために生じてい
るもので、本質的な問題を含んでいる。この点に関して
図６、図７、図８、図９を用いて説明する。図７は従来
のＤＲＡＭの回路図である。図７において、ワード線Ｗ
Ｌ1、ＷＬ2、…とビット線ＢＬ1、ＢＬ2、…との交差す
る点のうち千鳥状の点にメモリセルＣ11、Ｃ22、…が設
けられており、ビット線対たとえばＢＬ1、ＢＬ2がリフ
レッシュ機能を有する（再書込み機能）１つのセンスア
ンプＳＡ1に接続されている。さらに、これらのビット
線は列選択トランジスタＱ1、Ｑ2を介して入出力線Ｉ／
Ｏ1、Ｉ／Ｏ2に接続されている。列選択トランジスタＱ
1、Ｑ2はコラムアドレスデコーダ信号φY1によって制御
され、従って、入力されたコラムアドレス信号に従って
選択されたビット線対が入出力線Ｉ／Ｏ1、Ｉ／Ｏ2に接
続されることになる。入出力線Ｉ／Ｏ1、Ｉ／Ｏ2はリー
ドアンプＲＡ及びライトアンプＷＡに接続されている。
【０００５】図８に示すように、センスアンプＳＡ
1は、高電圧側電源線φSPに接続されたＰチャネルＭＯ
ＳトランジスタＱP1、ＱP2及び低電圧側電源線φSNに接
続されたＮチャネルＭＯＳトランジスタＱN1、ＱN2より
なるフリップフロップである。電源線φSPはＰチャネル
ＭＯＳトランジスタＱSPが活性化信号φS' によってオ
ンとされたときにＶCCとなり、他方、電源線φSNはＮチ
ャネルトランジスタＱSNが活性化信号φS（φS’と逆相
信号）によってオンとされたときに接地電圧ＧＮＤとな
る。つまり、メモリセルにおける情報はキャパシタの蓄
積電荷として保持され、情報の読み出しは蓄積電荷がメ
モリセルの蓄積容量とビット線の寄生容量との間で容量
分割され、ビット線の電位変化として検出される。この
電位変化はメモリセルとビット線との容量比が大きいた
めに、およそ２００ｍＶ以下の小さなものである。ま
た、読み出しと同時にメモリセル内の電荷はほとんどビ
ット線に放出されてしまい、蓄積情報もほとんど破壊さ
れてしまう。このため、ビット線の信号増幅と蓄積情報
のリフレッシュを行うためセンスアンプたとえばＳＡ1
がビット線対ＢＬ1、ＢＬ2に配置されている。
1は、高電圧側電源線φSPに接続されたＰチャネルＭＯ
ＳトランジスタＱP1、ＱP2及び低電圧側電源線φSNに接
続されたＮチャネルＭＯＳトランジスタＱN1、ＱN2より
なるフリップフロップである。電源線φSPはＰチャネル
ＭＯＳトランジスタＱSPが活性化信号φS' によってオ
ンとされたときにＶCCとなり、他方、電源線φSNはＮチ
ャネルトランジスタＱSNが活性化信号φS（φS’と逆相
信号）によってオンとされたときに接地電圧ＧＮＤとな
る。つまり、メモリセルにおける情報はキャパシタの蓄
積電荷として保持され、情報の読み出しは蓄積電荷がメ
モリセルの蓄積容量とビット線の寄生容量との間で容量
分割され、ビット線の電位変化として検出される。この
電位変化はメモリセルとビット線との容量比が大きいた
めに、およそ２００ｍＶ以下の小さなものである。ま
た、読み出しと同時にメモリセル内の電荷はほとんどビ
ット線に放出されてしまい、蓄積情報もほとんど破壊さ
れてしまう。このため、ビット線の信号増幅と蓄積情報
のリフレッシュを行うためセンスアンプたとえばＳＡ1
がビット線対ＢＬ1、ＢＬ2に配置されている。
【０００６】また、図９の（Ａ）に示すように、リード
アンプＲＡは、センスアンプＳＡ1と同様の構成をなし
ており、ＰチャネルＭＯＳトランジスタＱP3、ＱP4、Ｑ
P5及びＮチャネルＭＯＳトランジスタＱn3、Ｑn4、Ｑn5
により構成され、リード信号φR、φR’によって入出力
線Ｉ／Ｏ1、Ｉ／Ｏ2の電圧差を増幅する。また、図９の
（Ｂ）に示すように、ライトアンプＷＡは、Ｐチャネル
ＭＯＳトランジスタＱP6、ＱP7及びＮチャネルＭＯＳト
ランジスタＱn6、Ｑn7により構成され、入力データ
ＤIN、ＤIN’に応じて入出力線Ｉ／Ｏ1、Ｉ／Ｏ2の電圧
を強制的に変化させる。
アンプＲＡは、センスアンプＳＡ1と同様の構成をなし
ており、ＰチャネルＭＯＳトランジスタＱP3、ＱP4、Ｑ
P5及びＮチャネルＭＯＳトランジスタＱn3、Ｑn4、Ｑn5
により構成され、リード信号φR、φR’によって入出力
線Ｉ／Ｏ1、Ｉ／Ｏ2の電圧差を増幅する。また、図９の
（Ｂ）に示すように、ライトアンプＷＡは、Ｐチャネル
ＭＯＳトランジスタＱP6、ＱP7及びＮチャネルＭＯＳト
ランジスタＱn6、Ｑn7により構成され、入力データ
ＤIN、ＤIN’に応じて入出力線Ｉ／Ｏ1、Ｉ／Ｏ2の電圧
を強制的に変化させる。
【０００７】次に、図１０のタイミング図を参照して図
７の回路のリード動作を説明する。ビット線ＢＬ1、Ｂ
Ｌ2、…及び入出力線Ｉ／Ｏ1、Ｉ／０2は、スタンバイ
状態では、図示しないプリチャージ手段によって電源電
圧ＶCCの１／２にプリチャージされている。時刻ｔ0に
おいて、外部クロック信号ＲＡＳ’（ＲＡＳの逆相信
号）ローレベルとなると、選択モードとなり、内部回路
が動作してアドレス信号を取り込み、時刻ｔ1にて選択
ワード線たとえばＷＬ1の電圧を上昇させる。この結
果、メモリセルたとえばＣ11のトランジスタがオンとな
ってノードＮ11の蓄積電荷はメモリセルキャパシタの容
量とビット線ＢＬ1の容量との間で容量分割され、ビッ
ト線ＢＬ1、ＢＬ2間の電位差△Ｖとなって現れる。な
お、この場合、ノードＮ11の蓄積電荷は０（＝“０”）
と仮定する。この時の電位差△Ｖは、メモリセルキャパ
シタとビット線ＢＬ1との容量比が大きいために１００
ｎＶ程度と微小である。時刻ｔ2では、活性化信号
φS’、φSによってセンスアンプＳＡ1のトランジスタ
ＱSP、ＱSNがオンとされてリフレッシュモードに移る。
つまり、センスアンプＳＡ1は電源線φSP、φSNがそれ
ぞれＶCC、０Ｖ（ＧＮＤ）となることによって活性化さ
れる。この結果、ビット線ＢＬ1、ＢＬ2のうち低電圧側
のビット線ＢＬ1を０Ｖとし、高電圧側のビット線ＢＬ2
をＶCCとし、センス動作と同時にリフレッシュ動作も行
う。この間、信号増幅がある程度進んだ段階の時刻ｔ3
にて列選択信号φY1によってビット線ＢＬ1、ＢＬ2と入
出力線Ｉ／Ｏ1、Ｉ／Ｏ2との間のゲートが開き、ビット
線上の信号が入出力線Ｉ／Ｏ1、Ｉ／Ｏ2に伝達される。
入出力線Ｉ／Ｏ1、Ｉ／Ｏ2とビット線ＢＬ1、ＢＬ2との
間の信号伝達も、初期的にはやはりそれぞれが有する寄
生容量による容量分割である。このため、ゲートが開い
た直後はビット線ＢＬ1、ＢＬ2側に影響があり、一時的
にビット線信号は減少する。入出力線Ｉ／Ｏ1、Ｉ／Ｏ2
に接続されたリードアンプＲＡは入出力線Ｉ／Ｏ1、Ｉ
／Ｏ2に伝達された信号量が必要な大きさになるまで待
ち、信号φR、φR’によって増幅動作を開始する。この
結果、図示のごとく、最終的にビット線ＢＬ1、ＢＬ2、
入出力線Ｉ／Ｏ1、Ｉ／Ｏ2は共に電圧ＶCC、ＧＮＤまで
増幅される。そして、時刻ｔ4にてスタンバイモードに
戻る。
７の回路のリード動作を説明する。ビット線ＢＬ1、Ｂ
Ｌ2、…及び入出力線Ｉ／Ｏ1、Ｉ／０2は、スタンバイ
状態では、図示しないプリチャージ手段によって電源電
圧ＶCCの１／２にプリチャージされている。時刻ｔ0に
おいて、外部クロック信号ＲＡＳ’（ＲＡＳの逆相信
号）ローレベルとなると、選択モードとなり、内部回路
が動作してアドレス信号を取り込み、時刻ｔ1にて選択
ワード線たとえばＷＬ1の電圧を上昇させる。この結
果、メモリセルたとえばＣ11のトランジスタがオンとな
ってノードＮ11の蓄積電荷はメモリセルキャパシタの容
量とビット線ＢＬ1の容量との間で容量分割され、ビッ
ト線ＢＬ1、ＢＬ2間の電位差△Ｖとなって現れる。な
お、この場合、ノードＮ11の蓄積電荷は０（＝“０”）
と仮定する。この時の電位差△Ｖは、メモリセルキャパ
シタとビット線ＢＬ1との容量比が大きいために１００
ｎＶ程度と微小である。時刻ｔ2では、活性化信号
φS’、φSによってセンスアンプＳＡ1のトランジスタ
ＱSP、ＱSNがオンとされてリフレッシュモードに移る。
つまり、センスアンプＳＡ1は電源線φSP、φSNがそれ
ぞれＶCC、０Ｖ（ＧＮＤ）となることによって活性化さ
れる。この結果、ビット線ＢＬ1、ＢＬ2のうち低電圧側
のビット線ＢＬ1を０Ｖとし、高電圧側のビット線ＢＬ2
をＶCCとし、センス動作と同時にリフレッシュ動作も行
う。この間、信号増幅がある程度進んだ段階の時刻ｔ3
にて列選択信号φY1によってビット線ＢＬ1、ＢＬ2と入
出力線Ｉ／Ｏ1、Ｉ／Ｏ2との間のゲートが開き、ビット
線上の信号が入出力線Ｉ／Ｏ1、Ｉ／Ｏ2に伝達される。
入出力線Ｉ／Ｏ1、Ｉ／Ｏ2とビット線ＢＬ1、ＢＬ2との
間の信号伝達も、初期的にはやはりそれぞれが有する寄
生容量による容量分割である。このため、ゲートが開い
た直後はビット線ＢＬ1、ＢＬ2側に影響があり、一時的
にビット線信号は減少する。入出力線Ｉ／Ｏ1、Ｉ／Ｏ2
に接続されたリードアンプＲＡは入出力線Ｉ／Ｏ1、Ｉ
／Ｏ2に伝達された信号量が必要な大きさになるまで待
ち、信号φR、φR’によって増幅動作を開始する。この
結果、図示のごとく、最終的にビット線ＢＬ1、ＢＬ2、
入出力線Ｉ／Ｏ1、Ｉ／Ｏ2は共に電圧ＶCC、ＧＮＤまで
増幅される。そして、時刻ｔ4にてスタンバイモードに
戻る。
【０００８】一方、ＳＲＡＭのメモリセルは、図１１に
示すように、ＰチャネルＭＯＳトランジスタＱP8、ＱP9
及びＮチャネルＭＯＳトランジスタＱn8、Ｑn9よりな
る、フリップフロップである。なお、ＮチャネルＭＯＳ
トランジスタＱn10、Ｑn11はビット線ＢＬ、ＢＬ’との
接続のためのトランスファゲートであって、ワード線Ｗ
Ｌの電圧によって制御される。つまり、ＤＲＡＭのメモ
リセルのフリップフロップと異なり、駆動電源線φSP、
φSNが固定電圧ＶCC、ＧＮＤとなっている。このため、
メモリセル自身に増幅作用があり、ＤＲＡＭより大きな
信号をビット線に出力することができる。従って、ＤＲ
ＡＭのようなリフレッシュ動作も必要がなく、従って、
ビット線に接続するセンスアンプも不要である。つま
り、ＳＲＡＭではＤＲＡＭでのセンスアンプがメモリセ
ルに含まれていると考えることができ、従って、ＤＲＡ
Ｍのようにセンスアンプの増幅動作を待つ必要がなく、
直ちに入出力線に信号を出力する。このため、ＤＲＡＭ
に比較してセンス動作の待ち時間のない分だけ高速動作
が可能になっている。
示すように、ＰチャネルＭＯＳトランジスタＱP8、ＱP9
及びＮチャネルＭＯＳトランジスタＱn8、Ｑn9よりな
る、フリップフロップである。なお、ＮチャネルＭＯＳ
トランジスタＱn10、Ｑn11はビット線ＢＬ、ＢＬ’との
接続のためのトランスファゲートであって、ワード線Ｗ
Ｌの電圧によって制御される。つまり、ＤＲＡＭのメモ
リセルのフリップフロップと異なり、駆動電源線φSP、
φSNが固定電圧ＶCC、ＧＮＤとなっている。このため、
メモリセル自身に増幅作用があり、ＤＲＡＭより大きな
信号をビット線に出力することができる。従って、ＤＲ
ＡＭのようなリフレッシュ動作も必要がなく、従って、
ビット線に接続するセンスアンプも不要である。つま
り、ＳＲＡＭではＤＲＡＭでのセンスアンプがメモリセ
ルに含まれていると考えることができ、従って、ＤＲＡ
Ｍのようにセンスアンプの増幅動作を待つ必要がなく、
直ちに入出力線に信号を出力する。このため、ＤＲＡＭ
に比較してセンス動作の待ち時間のない分だけ高速動作
が可能になっている。
【０００９】
【発明が解決しようとする課題】上述のごとく、ＤＲＡ
Ｍは記憶容量が大きい点でＳＲＡＭに勝るが、メモリセ
ル構造に違いから動作速度の点ではＳＲＡＭに劣るとい
う課題があった。従って、本発明の目的は、動作速度の
大きいＤＲＡＭを提供することにある。
Ｍは記憶容量が大きい点でＳＲＡＭに勝るが、メモリセ
ル構造に違いから動作速度の点ではＳＲＡＭに劣るとい
う課題があった。従って、本発明の目的は、動作速度の
大きいＤＲＡＭを提供することにある。
【００１０】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、ビット線の信号をセンス動作前に、複数
のビット線に共通なリードバスラインに読み出す。この
場合、ビット線とリードバスラインとの結合は、たとえ
ばＭＯＳトランジスタのゲートとドレインとの容量的結
合によって行う。
めに本発明は、ビット線の信号をセンス動作前に、複数
のビット線に共通なリードバスラインに読み出す。この
場合、ビット線とリードバスラインとの結合は、たとえ
ばＭＯＳトランジスタのゲートとドレインとの容量的結
合によって行う。
【００１１】
【作用】上述の手段によれば、ビット線とリードバスラ
インとの信号伝達によるビット線上の信号量減少は少な
くなる。
インとの信号伝達によるビット線上の信号量減少は少な
くなる。
【００１２】
【実施例】図１は本発明に係るダイナミック型半導体記
憶装置の第１の実施例を示す回路図である。図１におい
ては、図７における入出力線Ｉ／Ｏ1、Ｉ／Ｏ2を、リー
ード動作用のリードバスラインＲＢ1、ＲＢ2とライト動
作用のライトバスラインＷＢ1、ＷＢ2とに分離する。こ
の場合、ライトバスラインＷＢ1、ＷＢ2は図７における
入出力線Ｉ／Ｏ1、Ｉ／Ｏ2に相当し、リード動作に使用
されない点だけが異なる。
憶装置の第１の実施例を示す回路図である。図１におい
ては、図７における入出力線Ｉ／Ｏ1、Ｉ／Ｏ2を、リー
ード動作用のリードバスラインＲＢ1、ＲＢ2とライト動
作用のライトバスラインＷＢ1、ＷＢ2とに分離する。こ
の場合、ライトバスラインＷＢ1、ＷＢ2は図７における
入出力線Ｉ／Ｏ1、Ｉ／Ｏ2に相当し、リード動作に使用
されない点だけが異なる。
【００１３】また、ビット線ＢＬ1、ＢＬ2とリードバス
ラインＲＢ1、ＲＢ2との接続は図７のトランジスタ
Ｑ1、Ｑ2ドレイン、ソース間のごとく直接的結合でな
く、容量的結合に行われている。すなわち、ビット線Ｂ
Ｌ1、ＢＬ2とリードバスラインＲＢ1、ＲＢ2との間に
は、ＰチャネルＭＯＳトランジスタＱ3、Ｑ4及びＮチャ
ネルＭＯＳトランジスタＱ5、Ｑ6よりなる増幅回路ＡＭ
Ｐを接続している。ビット線ＢＬ1、ＢＬ2はトランジス
タＱ3、Ｑ4のゲートで受け、トランジスタＱ3、Ｑ4のド
レインにリードバスラインＲＢ1、ＲＢ2が接続されてい
る。従って、ＭＯＳトランジスタのゲートとドレインと
の間には絶縁層が存在し、これらの間には電流は流れ
ず、信号伝達で減少する信号量はビット線ＢＬ1、ＢＬ2
とトランジスタＱ3、Ｑ4のゲートとの容量分割である
が、これらのゲート容量はわずかであるので、信号量の
減少は少ない。また、トランジスタＱ3、Ｑ4の増幅作用
によってビット線ＢＬ1、ＢＬ2の電圧差は増幅され、従
って、リードバスラインＲＢ1、ＲＢ2への信号伝達が高
速化される。また、トランジスタＱ5、Ｑ6のソースは接
地電圧ＧＮＤに接続されており、トランジスタＱ5、Ｑ6
はリード時の列選択信号φY1Rによってオン状態とな
る。なお、ライト時の列選択信号はトランジスタＱ1、
Ｑ2をオンにするφY1Wであり、リードバスラインＲ
Ｂ1、ＲＢ2とライトバスラインＷＢ1、ＷＢ2とは、リー
ド時とライト時とで選択的に動作することになる。
ラインＲＢ1、ＲＢ2との接続は図７のトランジスタ
Ｑ1、Ｑ2ドレイン、ソース間のごとく直接的結合でな
く、容量的結合に行われている。すなわち、ビット線Ｂ
Ｌ1、ＢＬ2とリードバスラインＲＢ1、ＲＢ2との間に
は、ＰチャネルＭＯＳトランジスタＱ3、Ｑ4及びＮチャ
ネルＭＯＳトランジスタＱ5、Ｑ6よりなる増幅回路ＡＭ
Ｐを接続している。ビット線ＢＬ1、ＢＬ2はトランジス
タＱ3、Ｑ4のゲートで受け、トランジスタＱ3、Ｑ4のド
レインにリードバスラインＲＢ1、ＲＢ2が接続されてい
る。従って、ＭＯＳトランジスタのゲートとドレインと
の間には絶縁層が存在し、これらの間には電流は流れ
ず、信号伝達で減少する信号量はビット線ＢＬ1、ＢＬ2
とトランジスタＱ3、Ｑ4のゲートとの容量分割である
が、これらのゲート容量はわずかであるので、信号量の
減少は少ない。また、トランジスタＱ3、Ｑ4の増幅作用
によってビット線ＢＬ1、ＢＬ2の電圧差は増幅され、従
って、リードバスラインＲＢ1、ＲＢ2への信号伝達が高
速化される。また、トランジスタＱ5、Ｑ6のソースは接
地電圧ＧＮＤに接続されており、トランジスタＱ5、Ｑ6
はリード時の列選択信号φY1Rによってオン状態とな
る。なお、ライト時の列選択信号はトランジスタＱ1、
Ｑ2をオンにするφY1Wであり、リードバスラインＲ
Ｂ1、ＲＢ2とライトバスラインＷＢ1、ＷＢ2とは、リー
ド時とライト時とで選択的に動作することになる。
【００１４】さらに、ビット線ＢＬ1、ＢＬ2とセンスア
ンプＳＡ1との間には、センスアンプ接続用クロック信
号φTSによってオン、オフされるトランジスタＱ7、Ｑ8
が設けられている。これにより、リード動作時の増幅回
路ＡＭＰによるビット線ＢＬ1、ＢＬ2の信号のリードバ
スラインＲＢ1、ＲＢ2への伝達を行っている間は、トラ
ンジスタＱ7、Ｑ8をオフにしてビット線ＢＬ1、ＢＬ2を
センスアンプＳＡ1から分離する。この結果、リードバ
スラインＲＢ1、ＲＢ2の動作にセンスアンプＳＡ1の容
量が負荷として作用しないので、リード動作の高速化に
寄与する。そして、リードバスラインＲＢ1、ＲＢ2の動
作が十分進んだ後に、トランジスタＱ7、Ｑ8をオンに
し、続いて、センスアンプＳＡ1を活性化してリフレッ
シュ動作を行うようにする。
ンプＳＡ1との間には、センスアンプ接続用クロック信
号φTSによってオン、オフされるトランジスタＱ7、Ｑ8
が設けられている。これにより、リード動作時の増幅回
路ＡＭＰによるビット線ＢＬ1、ＢＬ2の信号のリードバ
スラインＲＢ1、ＲＢ2への伝達を行っている間は、トラ
ンジスタＱ7、Ｑ8をオフにしてビット線ＢＬ1、ＢＬ2を
センスアンプＳＡ1から分離する。この結果、リードバ
スラインＲＢ1、ＲＢ2の動作にセンスアンプＳＡ1の容
量が負荷として作用しないので、リード動作の高速化に
寄与する。そして、リードバスラインＲＢ1、ＲＢ2の動
作が十分進んだ後に、トランジスタＱ7、Ｑ8をオンに
し、続いて、センスアンプＳＡ1を活性化してリフレッ
シュ動作を行うようにする。
【００１５】図２に示すように、リードアンプＲＡ’は
トランジスタＱ9〜Ｑ19よりなるアンプと、トランジス
タＱ14〜Ｑ18よりなるアンプとにより構成されており、
リードバスラインＲＢ1、ＲＢ2の電圧差を増幅してデー
タ線Ｄ1、Ｄ2の電圧を発生する。なお、このリードアン
プＲＡ’は１つの信号φRによって動作を開始する。
トランジスタＱ9〜Ｑ19よりなるアンプと、トランジス
タＱ14〜Ｑ18よりなるアンプとにより構成されており、
リードバスラインＲＢ1、ＲＢ2の電圧差を増幅してデー
タ線Ｄ1、Ｄ2の電圧を発生する。なお、このリードアン
プＲＡ’は１つの信号φRによって動作を開始する。
【００１６】このように、第１の実施例においては、ビ
ット線信号をセンスアンプＳＡ1が増幅する前に取り出
すため、メモリセルからビット線に読み出される初期信
号量をできるだけ大きくする必要がある。この初期信号
量は上述したように、メモリセル容量とビット線の寄生
容量との比で決定されており、さらに、ビット線の寄生
容量はビット線自身の容量と、センスアンプの容量とか
らなる。第１の実施例においては、センスアンプ動作前
に信号を読み出すため、この段階ではセンスアンプＳＡ
1の動作は必要ない。そこで、トランジスタＱ7、Ｑ8で
ビット線ＢＬ1、ＢＬ2とセンスアンプＳＡ1とを切り離
し、ビット線側の容量を小さくしている。センスアンプ
の容量はビット線自身の容量の１／２程度であるから、
これを切り離すことで信号量は約１．５倍になり、増幅
回路ＡＭＰが動作するのに十分な値となる。なお、セン
スアンプＳＡ1は不要になる訳ではなく、メモリセルの
蓄積データのリフレッシュのために必要で、一旦切り離
したビット線ＢＬ1、ＢＬ2を接続し、その後、センスア
ンプＳＡ1を動作させてリフレッシュを行う。
ット線信号をセンスアンプＳＡ1が増幅する前に取り出
すため、メモリセルからビット線に読み出される初期信
号量をできるだけ大きくする必要がある。この初期信号
量は上述したように、メモリセル容量とビット線の寄生
容量との比で決定されており、さらに、ビット線の寄生
容量はビット線自身の容量と、センスアンプの容量とか
らなる。第１の実施例においては、センスアンプ動作前
に信号を読み出すため、この段階ではセンスアンプＳＡ
1の動作は必要ない。そこで、トランジスタＱ7、Ｑ8で
ビット線ＢＬ1、ＢＬ2とセンスアンプＳＡ1とを切り離
し、ビット線側の容量を小さくしている。センスアンプ
の容量はビット線自身の容量の１／２程度であるから、
これを切り離すことで信号量は約１．５倍になり、増幅
回路ＡＭＰが動作するのに十分な値となる。なお、セン
スアンプＳＡ1は不要になる訳ではなく、メモリセルの
蓄積データのリフレッシュのために必要で、一旦切り離
したビット線ＢＬ1、ＢＬ2を接続し、その後、センスア
ンプＳＡ1を動作させてリフレッシュを行う。
【００１７】次に、図３のタイミング図を参照して図１
の回路のリード動作を説明する。ビット線ＢＬ1、Ｂ
Ｌ2、…は、スタンバイ状態では、図示しないプリチャ
ージ手段によって電源電圧ＶCCの１／２にプリチャージ
されている。時刻ｔ0において、外部クロック信号ＲＡ
Ｓ’（ＲＡＳの逆相信号）ローレベルとなると、選択モ
ードとなり、クロック信号φTSがハイレベルからローレ
ベルに変化し、センスアンプＳＡ1はビット線ＢＬ1、Ｂ
Ｌ2から切り離される。また、内部回路が動作してアド
レス信号を取り込み、時刻ｔ1にて選択ワード線たとえ
ばＷＬ1の電圧を上昇させる。この結果、メモリセルた
とえばＣ11のトランジスタがオンとなってノードＮ11の
蓄積電荷はメモリセルキャパシタの容量とビット線ＢＬ
1の容量との間で容量分割され、ビット線ＢＬ1、ＢＬ2
間の電位差△Ｖとなって現れる。なお、この場合、ノー
ドＮ11の蓄積電荷は０（＝“０”）と仮定する。この時
の電位差は△Ｖは、メモリセルキャパシタとビット線Ｂ
Ｌ1との容量比が大きいが、センスアンプＳＡ1の容量が
負荷とならないので、従来に比較して大きい。この結
果、ビット線ＢＬ1、ＢＬ2の電圧が増幅回路ＡＭＰのト
ランジスタＱ3、Ｑ4のゲートに印加される。
の回路のリード動作を説明する。ビット線ＢＬ1、Ｂ
Ｌ2、…は、スタンバイ状態では、図示しないプリチャ
ージ手段によって電源電圧ＶCCの１／２にプリチャージ
されている。時刻ｔ0において、外部クロック信号ＲＡ
Ｓ’（ＲＡＳの逆相信号）ローレベルとなると、選択モ
ードとなり、クロック信号φTSがハイレベルからローレ
ベルに変化し、センスアンプＳＡ1はビット線ＢＬ1、Ｂ
Ｌ2から切り離される。また、内部回路が動作してアド
レス信号を取り込み、時刻ｔ1にて選択ワード線たとえ
ばＷＬ1の電圧を上昇させる。この結果、メモリセルた
とえばＣ11のトランジスタがオンとなってノードＮ11の
蓄積電荷はメモリセルキャパシタの容量とビット線ＢＬ
1の容量との間で容量分割され、ビット線ＢＬ1、ＢＬ2
間の電位差△Ｖとなって現れる。なお、この場合、ノー
ドＮ11の蓄積電荷は０（＝“０”）と仮定する。この時
の電位差は△Ｖは、メモリセルキャパシタとビット線Ｂ
Ｌ1との容量比が大きいが、センスアンプＳＡ1の容量が
負荷とならないので、従来に比較して大きい。この結
果、ビット線ＢＬ1、ＢＬ2の電圧が増幅回路ＡＭＰのト
ランジスタＱ3、Ｑ4のゲートに印加される。
【００１８】メモリセルＣ11からの電荷が完全にビット
線ＢＬ1に出力された時点ｔ2において、リード時の列選
択信号φY1Rがローレベルからハイレベルとなって増幅
回路ＡＭＰのトランジスタＱ5、Ｑ6をオンにする。この
結果、ビット線ＢＬ1、ＢＬ2上の信号がリードバスライ
ンＲＢ1、ＲＢ2に読出される。なお、この場合、リード
バスラインＲＢ1、ＲＢ2の電圧は電圧ＶCC、ＧＮＤまで
は増幅されない。次いで、クロック信号φRがローレベ
ルからハイレベルとなってリードアンプＲＡが動作開始
し、リードバスラインＲＢ1、ＲＢ2の信号がデータ線Ｄ
1、Ｄ2に生じることになる。
線ＢＬ1に出力された時点ｔ2において、リード時の列選
択信号φY1Rがローレベルからハイレベルとなって増幅
回路ＡＭＰのトランジスタＱ5、Ｑ6をオンにする。この
結果、ビット線ＢＬ1、ＢＬ2上の信号がリードバスライ
ンＲＢ1、ＲＢ2に読出される。なお、この場合、リード
バスラインＲＢ1、ＲＢ2の電圧は電圧ＶCC、ＧＮＤまで
は増幅されない。次いで、クロック信号φRがローレベ
ルからハイレベルとなってリードアンプＲＡが動作開始
し、リードバスラインＲＢ1、ＲＢ2の信号がデータ線Ｄ
1、Ｄ2に生じることになる。
【００１９】次に、時刻ｔ2において、クロック信号φ
TSがローレベルからハイレベルとなってトランジスタＱ
7、Ｑ8をオンにし、これにより、ビット線ＢＬ1、ＢＬ2
をセンスアンプＳＡ1に接続し、リフレッシュモードに
移行する。その少し後に、活性化信号φS’、φSによっ
てセンスアンプＳＡ1のトランジスタＱSP、ＱSNがオン
とされ、つまり、センスアンプＳＡ1は電源線φSP、φ
SNがそれぞれＶCC、０Ｖ（ＧＮＤ）となることによって
活性化される。この結果、ビット線ＢＬ1、ＢＬ2のうち
低電圧側のビット線ＢＬ1を０Ｖとし、高電圧側のビッ
ト線ＢＬ2をＶCCとし、センス動作と同時にリフレッシ
ュ動作を行う。そして、時刻ｔ4にてスタンバイモード
に戻る。
TSがローレベルからハイレベルとなってトランジスタＱ
7、Ｑ8をオンにし、これにより、ビット線ＢＬ1、ＢＬ2
をセンスアンプＳＡ1に接続し、リフレッシュモードに
移行する。その少し後に、活性化信号φS’、φSによっ
てセンスアンプＳＡ1のトランジスタＱSP、ＱSNがオン
とされ、つまり、センスアンプＳＡ1は電源線φSP、φ
SNがそれぞれＶCC、０Ｖ（ＧＮＤ）となることによって
活性化される。この結果、ビット線ＢＬ1、ＢＬ2のうち
低電圧側のビット線ＢＬ1を０Ｖとし、高電圧側のビッ
ト線ＢＬ2をＶCCとし、センス動作と同時にリフレッシ
ュ動作を行う。そして、時刻ｔ4にてスタンバイモード
に戻る。
【００２０】図１０と図３とを比較して分るように、従
来は、リフレッシュモードに入った後にリードモードに
入るのに対し、第１の実施例においては、リフレッシュ
モードに入る前にリードモードに入る。
来は、リフレッシュモードに入った後にリードモードに
入るのに対し、第１の実施例においては、リフレッシュ
モードに入る前にリードモードに入る。
【００２１】図４は本発明に係るダイナミック型半導体
記憶装置の第２の実施例を示す回路図である。ビット線
ＢＬ1、ＢＬ2の信号をセンスアンプＳＡ1の増幅前に直
接読み出すためには、初期信号量を大きくする必要があ
る。そのため、第１の実施例では、ビット線ＢＬ1、Ｂ
Ｌ2とセンスアンプＳＡ1とをトランジスタＱ7、Ｑ8によ
って切り離している。第２の実施例では、さらにビット
線を分割して寄生容量を減少させ、信号量を大きくして
いる。すなわち、ビット線ＢＬ1、ＢＬ2、…を中央部分
で分割し、分割部分に、リードラインバスＲＢ1、Ｒ
Ｂ2、…、増幅回路ＡＭＰ及びリードアンプＲＡ’を設
けてある。
記憶装置の第２の実施例を示す回路図である。ビット線
ＢＬ1、ＢＬ2の信号をセンスアンプＳＡ1の増幅前に直
接読み出すためには、初期信号量を大きくする必要があ
る。そのため、第１の実施例では、ビット線ＢＬ1、Ｂ
Ｌ2とセンスアンプＳＡ1とをトランジスタＱ7、Ｑ8によ
って切り離している。第２の実施例では、さらにビット
線を分割して寄生容量を減少させ、信号量を大きくして
いる。すなわち、ビット線ＢＬ1、ＢＬ2、…を中央部分
で分割し、分割部分に、リードラインバスＲＢ1、Ｒ
Ｂ2、…、増幅回路ＡＭＰ及びリードアンプＲＡ’を設
けてある。
【００２２】図５のタイミング図を参照して図４の回路
のリード動作を説明する。なお、図５においては、ビッ
ト線切り離し等の動作を主に示し、ビット線等の電圧に
ついては第１の実施例と同一なので省略する。時刻ｔ0
以前のスタンバイモードにおいては、すべての分離用ト
ランジスタＱ7、Ｑ8、Ｑ19、Ｑ20、Ｑ21、Ｑ22はオン状
態にあり、また、ビット線ＢＬ1、ＢＬ2は１／２ＶCCに
プリチャージされている。時刻ｔ0にて信号ＲＡＳ’が
ハイレベルからローレベルとなって選択モードに入る
と、時刻ｔ1にてクロック信号φTSがハイレベルからロ
ーレベルとなり、これにより、センスアンプＳＡ1がビ
ット線ＢＬ1、ＢＬ2から切り離される。
のリード動作を説明する。なお、図５においては、ビッ
ト線切り離し等の動作を主に示し、ビット線等の電圧に
ついては第１の実施例と同一なので省略する。時刻ｔ0
以前のスタンバイモードにおいては、すべての分離用ト
ランジスタＱ7、Ｑ8、Ｑ19、Ｑ20、Ｑ21、Ｑ22はオン状
態にあり、また、ビット線ＢＬ1、ＢＬ2は１／２ＶCCに
プリチャージされている。時刻ｔ0にて信号ＲＡＳ’が
ハイレベルからローレベルとなって選択モードに入る
と、時刻ｔ1にてクロック信号φTSがハイレベルからロ
ーレベルとなり、これにより、センスアンプＳＡ1がビ
ット線ＢＬ1、ＢＬ2から切り離される。
【００２３】次に、時刻ｔ2にて、クロック信号φTU、
φTLの一方がハイレベルからローレベルとなり、これに
より、入力アドレスに対応して選択メモリセルが接続さ
れているビット線部分と反対のビット線部分を増幅回路
ＡＭＰから切り離される。たとえば、ワード線ＷＬ1が
選択されるときには、クロック信号φTLがローレベルと
され、また、ワード線ＷＬ1’が選択されるときには、
クロック信号φTUがローレベルとされる。
φTLの一方がハイレベルからローレベルとなり、これに
より、入力アドレスに対応して選択メモリセルが接続さ
れているビット線部分と反対のビット線部分を増幅回路
ＡＭＰから切り離される。たとえば、ワード線ＷＬ1が
選択されるときには、クロック信号φTLがローレベルと
され、また、ワード線ＷＬ1’が選択されるときには、
クロック信号φTUがローレベルとされる。
【００２４】次いで、時刻ｔ3にて、ワード線たとえば
ＷＬ1がローレベルからハイレベルとなって選択され、
メモリセルたとえばＣ11からの信号がビット線ＢＬ1に
生じる。次いで、時刻ｔ4において、リード時の列選択
信号φY1Rがローレベルからハイレベルとされ、リード
バスラインＲＢ1、ＲＢ2への読出しが行われる。次い
で、時刻ｔ5において、クロック信号φRでリードバスラ
インＲＢ1、ＲＢ2の電圧が増幅される。読出し動作が十
分進んだ時点ｔ0で、分離用クロック信号φTS、φTU、
φTLはすべてハイレベルとなり、ビット線ＢＬ1、ＢＬ2
はセンスアンプＳＡ1に接続される。
ＷＬ1がローレベルからハイレベルとなって選択され、
メモリセルたとえばＣ11からの信号がビット線ＢＬ1に
生じる。次いで、時刻ｔ4において、リード時の列選択
信号φY1Rがローレベルからハイレベルとされ、リード
バスラインＲＢ1、ＲＢ2への読出しが行われる。次い
で、時刻ｔ5において、クロック信号φRでリードバスラ
インＲＢ1、ＲＢ2の電圧が増幅される。読出し動作が十
分進んだ時点ｔ0で、分離用クロック信号φTS、φTU、
φTLはすべてハイレベルとなり、ビット線ＢＬ1、ＢＬ2
はセンスアンプＳＡ1に接続される。
【００２５】次いで、時刻ｔ7において、クロック信号
φSがローレベルからハイレベルとされ、これにより、
センスアンプＳＡ1が動作してリフレッシュモードに入
ることになる。そして、時刻ｔ8においてスタンバイモ
ードに戻る。
φSがローレベルからハイレベルとされ、これにより、
センスアンプＳＡ1が動作してリフレッシュモードに入
ることになる。そして、時刻ｔ8においてスタンバイモ
ードに戻る。
【００２６】このように、第２の実施例においては、ビ
ット線の寄生容量はセンスアンプ及びビット線の１／２
が切り離されているため、従来に比較して１／３とな
り、従って、信号量は約３倍となって、十分な余裕を持
って動作することが可能となる。
ット線の寄生容量はセンスアンプ及びビット線の１／２
が切り離されているため、従来に比較して１／３とな
り、従って、信号量は約３倍となって、十分な余裕を持
って動作することが可能となる。
【００２７】図４においては、ビット線を２分割、つま
り、メモリセルを２分割しているが、この分割数を増加
させることができる。たとえば、本発明の第３の実施例
を図６に示すように、メモリセルを２ｎ個（ｎ＝２、
３、…）のメモリセルアレイＭＣＡ1、ＭＣＡ2、…、Ｍ
ＣＡ2nに分割した場合には、クロックφT1、φT2、…に
よる分離用トランジスタを各メモリセルアレイ間に設け
る。この場合、２個のメモリセルアレイ毎に１行の増幅
回路ＡＭＰ及び１つのリードアンプたとえばＲＡ’を設
けている。このように、分割数を増加させると、信号量
はさらに増大し、十分な余裕をもって動作することがで
きる。
り、メモリセルを２分割しているが、この分割数を増加
させることができる。たとえば、本発明の第３の実施例
を図６に示すように、メモリセルを２ｎ個（ｎ＝２、
３、…）のメモリセルアレイＭＣＡ1、ＭＣＡ2、…、Ｍ
ＣＡ2nに分割した場合には、クロックφT1、φT2、…に
よる分離用トランジスタを各メモリセルアレイ間に設け
る。この場合、２個のメモリセルアレイ毎に１行の増幅
回路ＡＭＰ及び１つのリードアンプたとえばＲＡ’を設
けている。このように、分割数を増加させると、信号量
はさらに増大し、十分な余裕をもって動作することがで
きる。
【００２８】
【発明の効果】以上説明したように本発明によれば、セ
ンスアンプ動作を持たずに、ビット線の信号を直接リー
ドバスラインに取り出すので、高速動作が可能になる。
ンスアンプ動作を持たずに、ビット線の信号を直接リー
ドバスラインに取り出すので、高速動作が可能になる。
【図１】本発明に係るダイナミック型半導体記憶装置の
第１の実施例を示す回路図である。
第１の実施例を示す回路図である。
【図２】図１のリードアンプの詳細回路図である。
【図３】図１の回路動作を示すタイミング図である。
【図４】本発明に係るダイナミック型半導体記憶装置の
第２の実施例を示す回路図である。
第２の実施例を示す回路図である。
【図５】図４の回路動作を示すタイミング図である。
【図６】本発明に係るダイナミック型半導体記憶装置の
第３の実施例を示す回路図である。
第３の実施例を示す回路図である。
【図７】従来のダイナミック型半導体記憶装置を示す回
路図である。
路図である。
【図８】図７のセンスアンプの詳細回路図である。
【図９】図７のリードアンプ及びライトアンプの詳細回
路図である。
路図である。
【図１０】図７の回路動作を示すタイミング図である。
【図１１】スタティック型メモリセルを示す回路図であ
る。
る。
ＷＬ1、ＷＬ2…ワード線 ＢＬ1、ＢＬ2…ビット線 Ｃ11、Ｃ22…メモリセル ＲＢ1、ＲＢ2…リードバスライン ＲＡ、ＲＡ…リードバッファ ＡＭＰ…増幅回路 ＳＡ1…センスアンプ ＷＢ1、ＷＢ2…ライトバスライン ＷＡ…ライトアンプ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１１月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はダイナミック型半導体記
憶装置すなわちダイナミック型ランダムアクセスメモリ
（ＤＲＡＭ）に関する。
憶装置すなわちダイナミック型ランダムアクセスメモリ
（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】半導体記憶装置の大容量化は４倍／３年
の割合で進み、学会では既に２５６ＭビットＤＲＡＭの
発表が行われ、市場には６４ＭビットＤＲＡＭのサンプ
ルが出回ろうとしている。ＤＲＡＭのメモリセルは、１
つのＭＯＳトランジスタ及び１つのキャパシタの２素子
からなる単純な構造であるために、６素子で構成される
スタティック型半導体記憶装置つまりスタティック型ラ
ンダムアクセスメモリ（ＳＲＡＭ）より大容量化が可能
で、同一世代ではＳＲＡＭの４倍の記憶容量がある。Ｄ
ＲＡＭとＳＲＡＭとの間には様々な相違いがあるが、最
も大きな差はこの記憶容量であり、ＤＲＡＭが勝ってい
る点である。
の割合で進み、学会では既に２５６ＭビットＤＲＡＭの
発表が行われ、市場には６４ＭビットＤＲＡＭのサンプ
ルが出回ろうとしている。ＤＲＡＭのメモリセルは、１
つのＭＯＳトランジスタ及び１つのキャパシタの２素子
からなる単純な構造であるために、６素子で構成される
スタティック型半導体記憶装置つまりスタティック型ラ
ンダムアクセスメモリ（ＳＲＡＭ）より大容量化が可能
で、同一世代ではＳＲＡＭの４倍の記憶容量がある。Ｄ
ＲＡＭとＳＲＡＭとの間には様々な相違いがあるが、最
も大きな差はこの記憶容量であり、ＤＲＡＭが勝ってい
る点である。
【０００３】一方、ＳＲＡＭは速度の速いことが大きな
特徴である。１６ＭビットＤＲＡＭと４ＭビットＳＲＡ
Ｍとを比較すると、１６ＭビットＤＲＡＭの動作速度が
６０ｎｓであるのに対して、４ＭビットＳＲＡＭは２０
ｎｓと３倍速い。このような速度差の原因の１つには、
ＤＲＡＭが同期型動作であるのに対して、ＳＲＡＭは非
同期型動作であることにある。しかしながら、これはＤ
ＲＡＭを非同期動作型に設計すれば解決するもので、本
質的な問題ではない。現に、ＤＲＡＭにおいてもスタテ
ィックカラムと呼ぶ動作モードを有するものがあり、特
定のモードではあるが非同期動作をさせている。この場
合の速度は１６ＭビットＤＲＡＭで４ＭビットＳＲＡＭ
と同等の２０ｎｓが実現されている。
特徴である。１６ＭビットＤＲＡＭと４ＭビットＳＲＡ
Ｍとを比較すると、１６ＭビットＤＲＡＭの動作速度が
６０ｎｓであるのに対して、４ＭビットＳＲＡＭは２０
ｎｓと３倍速い。このような速度差の原因の１つには、
ＤＲＡＭが同期型動作であるのに対して、ＳＲＡＭは非
同期型動作であることにある。しかしながら、これはＤ
ＲＡＭを非同期動作型に設計すれば解決するもので、本
質的な問題ではない。現に、ＤＲＡＭにおいてもスタテ
ィックカラムと呼ぶ動作モードを有するものがあり、特
定のモードではあるが非同期動作をさせている。この場
合の速度は１６ＭビットＤＲＡＭで４ＭビットＳＲＡＭ
と同等の２０ｎｓが実現されている。
【０００４】速度差を生むもう１つの原因はメモリセル
構造の違いから読み出しの方法が異なるために生じてい
るもので、本質的な問題を含んでいる。この点に関して
図６、図７、図８、図９を用いて説明する。図７は従来
のＤＲＡＭの回路図である。図７において、ワード線Ｗ
Ｌ１、ＷＬ２、…とビット線ＢＬ１ＢＬ２、…との交差
する点のうち千鳥状の点にメモリセルＣ１１、Ｃ２２、
…が設けられており、ビット線対たとえばＢＬ１ＮＢＬ
２がリフレッシュ機能を有する（再書込み機能）１つの
センスアンプＳＡ１に接続されている。さらに、これら
のビット線は列選択トランジスタＱ１、Ｑ２を介して入
出力線Ｉ／Ｏ１、Ｉ／Ｏ２に接続されている。列選択ト
ランジスタＱ１、Ｑ２はコラムアドレスデコーダ信号φ
Ｙ１によって制御され、従って、入力されたコラムアド
レス信号に従って選択されたビット線対が入出力線Ｉ／
Ｏ１、Ｉ／Ｏ２に接続されることになる。入出力線Ｉ／
Ｏ１、Ｉ／Ｏ２はリードアンプＲＡ及びライトアンプＷ
Ａに接続されている。
構造の違いから読み出しの方法が異なるために生じてい
るもので、本質的な問題を含んでいる。この点に関して
図６、図７、図８、図９を用いて説明する。図７は従来
のＤＲＡＭの回路図である。図７において、ワード線Ｗ
Ｌ１、ＷＬ２、…とビット線ＢＬ１ＢＬ２、…との交差
する点のうち千鳥状の点にメモリセルＣ１１、Ｃ２２、
…が設けられており、ビット線対たとえばＢＬ１ＮＢＬ
２がリフレッシュ機能を有する（再書込み機能）１つの
センスアンプＳＡ１に接続されている。さらに、これら
のビット線は列選択トランジスタＱ１、Ｑ２を介して入
出力線Ｉ／Ｏ１、Ｉ／Ｏ２に接続されている。列選択ト
ランジスタＱ１、Ｑ２はコラムアドレスデコーダ信号φ
Ｙ１によって制御され、従って、入力されたコラムアド
レス信号に従って選択されたビット線対が入出力線Ｉ／
Ｏ１、Ｉ／Ｏ２に接続されることになる。入出力線Ｉ／
Ｏ１、Ｉ／Ｏ２はリードアンプＲＡ及びライトアンプＷ
Ａに接続されている。
【０００５】図８に示すように、センスアンプＳＡ
１は、高電圧側電源線φＳＰに接続されたＰチャネルＭ
ＯＳトランジスタＱＰ１、ＱＰ２及び低電圧側電源線φ
ＳＮに接続されたＮチャネルＭＯＳトランジスタ
Ｑｎ１、Ｑｎ２ よりなるフリップフロップである。電源
線φＳＰはＰチャネルＭＯＳトランジスタＱＳＰが活性
化信号φｓ’によってオンとされたときにＶＣＣとな
り、他方、電源線φＳＮはＮチャネルトランジスタＱ
ＳＮが活性化信号φＳ（φＳ’と逆相信号）によってオ
ンとされたときに接地電圧ＧＮＤとなる。つまり、メモ
リセルにおける情報はキャパシタの蓄積電荷として保持
され、情報の読み出しは蓄積電荷がメモリセルの蓄積容
量とビット線の寄生容量との間で容量分割され、ビット
線の電位変化として検出される。この電位変化はビット
線とメモリセルとの容量比が大きいために、およそ２０
０ｍＶ以下の小さなものである。また、読み出しと同時
にメモリセル内の電荷はほとんどビット線に放出されて
しまい、蓄積情報もほとんど破壊されてしまう。このた
め、ビット線の信号増幅と蓄積情報のリフレッシュを行
うためセンスアンプたとえばＳＡ１がビット線対ＢＬ１
ＢＬ２に配置されている。
１は、高電圧側電源線φＳＰに接続されたＰチャネルＭ
ＯＳトランジスタＱＰ１、ＱＰ２及び低電圧側電源線φ
ＳＮに接続されたＮチャネルＭＯＳトランジスタ
Ｑｎ１、Ｑｎ２ よりなるフリップフロップである。電源
線φＳＰはＰチャネルＭＯＳトランジスタＱＳＰが活性
化信号φｓ’によってオンとされたときにＶＣＣとな
り、他方、電源線φＳＮはＮチャネルトランジスタＱ
ＳＮが活性化信号φＳ（φＳ’と逆相信号）によってオ
ンとされたときに接地電圧ＧＮＤとなる。つまり、メモ
リセルにおける情報はキャパシタの蓄積電荷として保持
され、情報の読み出しは蓄積電荷がメモリセルの蓄積容
量とビット線の寄生容量との間で容量分割され、ビット
線の電位変化として検出される。この電位変化はビット
線とメモリセルとの容量比が大きいために、およそ２０
０ｍＶ以下の小さなものである。また、読み出しと同時
にメモリセル内の電荷はほとんどビット線に放出されて
しまい、蓄積情報もほとんど破壊されてしまう。このた
め、ビット線の信号増幅と蓄積情報のリフレッシュを行
うためセンスアンプたとえばＳＡ１がビット線対ＢＬ１
ＢＬ２に配置されている。
【０００６】また、図９の（Ａ）に示すように、リード
アンプＲＡは、センスアンプＳＡ１と同様の構成をなし
ており、ＰチャネルＭＯＳトランジスタＱＰ３、
ＱＰ４、ＱＰ５及びＮチャネルＭＯＳトランジスタＱ
ｎ３、Ｑｎ４、Ｑｎ５により構成され、リード信号
φＲ、φＲ’によって入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の電
圧差を増幅する。また、図９の（Ｂ）に示すように、ラ
イトアンプＷＡは、ＰチャネルＭＯＳトランジスタＱ
Ｐ６、ＱＰ７及びＮチャネルＭＯＳトランジスタ
Ｑｎ６、Ｑｎ７により構成され、入力データＤＩＮ、Ｄ
ＩＮ’に応じて入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の電圧を強
制的に変化させる。
アンプＲＡは、センスアンプＳＡ１と同様の構成をなし
ており、ＰチャネルＭＯＳトランジスタＱＰ３、
ＱＰ４、ＱＰ５及びＮチャネルＭＯＳトランジスタＱ
ｎ３、Ｑｎ４、Ｑｎ５により構成され、リード信号
φＲ、φＲ’によって入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の電
圧差を増幅する。また、図９の（Ｂ）に示すように、ラ
イトアンプＷＡは、ＰチャネルＭＯＳトランジスタＱ
Ｐ６、ＱＰ７及びＮチャネルＭＯＳトランジスタ
Ｑｎ６、Ｑｎ７により構成され、入力データＤＩＮ、Ｄ
ＩＮ’に応じて入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の電圧を強
制的に変化させる。
【０００７】次に、図１０のタイミング図を参照して図
７の回路のリード動作を説明する。ビット線ＢＬ１、Ｂ
Ｌ２、…及び入出力線Ｉ／Ｏ１、Ｉ／Ｏ２ は、スタンバ
イ状態では、図示しないプリチャージ手段によって電源
電圧ＶＣＣの１／２にプリチャージされている。時刻ｔ
０において、外部クロック信号ＲＡＳ’（ＲＡＳの逆相
信号）ローレベルとなると、選択モードとなり、内部回
路が動作してアドレス信号を取り込み、時刻ｔ１にて選
択ワード線たとえばＷＬ１の電圧を上昇させる。この結
果、メモリセルたとえばＣ１１のトランジスタがオンと
なってノードＮ１１の蓄積電荷はメモリセルキャパシタ
の容量とビット線ＢＬ１の容量との間で容量分割され、
ビット線ＢＬ１、ＢＬ２間の電位差ΔＶとなって現れ
る。なお、この場合、ノードＮ１１の蓄積電荷は０（＝
“０”）と仮定する。この時の電位差ΔＶは、メモセル
キャパシタとビット線ＢＬ１との容量比が大きいために
１００ｍＶ程度と微小である。時刻ｔ２では、活性化信
号φＳ’、φＳによってセンスアンプＳＡ１のトランジ
スタＱＳＰ、ＱＳＮがオンとされてリフレッシュモード
に移る。つまり、センスアンプＳＡ１は電源線φＳＰ、
φＳＮがそれぞれＶＣＣ、ＯＶ（ＧＮＤ）となることに
よって活性化される。この結果、ビット線ＢＬ１、ＢＬ
２のうち低電圧側のビット線ＢＬ１をＯＶとし、高電圧
側のビット線ＢＬ２をＶＣＣとし、センス動作と同時に
リフレッシュ動作も行う。この間、信号増幅がある程度
進んだ段階の時刻ｔ３にて列選択信号φＹ１によってビ
ット線ＢＬ１、ＢＬ２と入出力線Ｉ／Ｏ１、Ｉ／Ｏ２と
の間のゲートが開き、ビット線上の信号が入出力線Ｉ／
Ｏ１、Ｉ／Ｏ２に伝達される。入出力線Ｉ／Ｏ１、Ｉ／
Ｏ２とビット線ＢＬ１、ＢＬ２との間の信号伝達も、初
期的にはやはりそれぞれが有する寄生容量による容量分
割である。このため、ゲートが開いた直後はビット線Ｂ
Ｌ１、ＢＬ２側に影響があり、一時的にビット線信号量
は減少する。入出力線Ｉ／Ｏ１、Ｉ／Ｏ２に接続された
リードアンプＲＡは入出力線Ｉ／Ｏ１、Ｉ／Ｏ２に伝達
された信号量が必要な大きさになるまで待ち、信号φＲ
φＲ’によって増幅動作を開始する。この結果、図示の
ごとく、最終的にビット線ＢＬ１ＢＬ２、入出力線Ｉ／
Ｏ１、Ｉ／Ｏ２は共に電圧ＶＣＣ、ＧＮＤまで増幅され
る。そして、時刻ｔ４にてスタンバイモードに戻る。
７の回路のリード動作を説明する。ビット線ＢＬ１、Ｂ
Ｌ２、…及び入出力線Ｉ／Ｏ１、Ｉ／Ｏ２ は、スタンバ
イ状態では、図示しないプリチャージ手段によって電源
電圧ＶＣＣの１／２にプリチャージされている。時刻ｔ
０において、外部クロック信号ＲＡＳ’（ＲＡＳの逆相
信号）ローレベルとなると、選択モードとなり、内部回
路が動作してアドレス信号を取り込み、時刻ｔ１にて選
択ワード線たとえばＷＬ１の電圧を上昇させる。この結
果、メモリセルたとえばＣ１１のトランジスタがオンと
なってノードＮ１１の蓄積電荷はメモリセルキャパシタ
の容量とビット線ＢＬ１の容量との間で容量分割され、
ビット線ＢＬ１、ＢＬ２間の電位差ΔＶとなって現れ
る。なお、この場合、ノードＮ１１の蓄積電荷は０（＝
“０”）と仮定する。この時の電位差ΔＶは、メモセル
キャパシタとビット線ＢＬ１との容量比が大きいために
１００ｍＶ程度と微小である。時刻ｔ２では、活性化信
号φＳ’、φＳによってセンスアンプＳＡ１のトランジ
スタＱＳＰ、ＱＳＮがオンとされてリフレッシュモード
に移る。つまり、センスアンプＳＡ１は電源線φＳＰ、
φＳＮがそれぞれＶＣＣ、ＯＶ（ＧＮＤ）となることに
よって活性化される。この結果、ビット線ＢＬ１、ＢＬ
２のうち低電圧側のビット線ＢＬ１をＯＶとし、高電圧
側のビット線ＢＬ２をＶＣＣとし、センス動作と同時に
リフレッシュ動作も行う。この間、信号増幅がある程度
進んだ段階の時刻ｔ３にて列選択信号φＹ１によってビ
ット線ＢＬ１、ＢＬ２と入出力線Ｉ／Ｏ１、Ｉ／Ｏ２と
の間のゲートが開き、ビット線上の信号が入出力線Ｉ／
Ｏ１、Ｉ／Ｏ２に伝達される。入出力線Ｉ／Ｏ１、Ｉ／
Ｏ２とビット線ＢＬ１、ＢＬ２との間の信号伝達も、初
期的にはやはりそれぞれが有する寄生容量による容量分
割である。このため、ゲートが開いた直後はビット線Ｂ
Ｌ１、ＢＬ２側に影響があり、一時的にビット線信号量
は減少する。入出力線Ｉ／Ｏ１、Ｉ／Ｏ２に接続された
リードアンプＲＡは入出力線Ｉ／Ｏ１、Ｉ／Ｏ２に伝達
された信号量が必要な大きさになるまで待ち、信号φＲ
φＲ’によって増幅動作を開始する。この結果、図示の
ごとく、最終的にビット線ＢＬ１ＢＬ２、入出力線Ｉ／
Ｏ１、Ｉ／Ｏ２は共に電圧ＶＣＣ、ＧＮＤまで増幅され
る。そして、時刻ｔ４にてスタンバイモードに戻る。
【０００８】一方、ＳＲＡＭのメモリセルは、図１１に
示すように、ＰチャネルＭＯＳトランジスタＱＰ８、Ｑ
Ｐ９及びＮチャネルＭＯＳトランジスタＱｎ８、Ｑｎ９
よりなる、フリップフロップである。なお、Ｎチャネル
ＭＯＳトランジスタＱｎ１０、Ｑｎ１１はビット線Ｂ
Ｌ、ＢＬ’との接続のためのトランスファゲートであっ
て、ワード線ＷＬの電圧によって制御される。つまり、
ＤＲＡＭのメモリセルのフリップフロップと異なり、駆
動電源線φＳＰ、φＳＮが固定電圧ＶＣＣ、ＧＮＤとな
っている。このため、メモリセル自身に増幅作用があ
り、ＤＲＡＭより大きな信号をビット線に出力すること
ができる。従って、ＤＲＡＭのようなリフレフシュ動作
も必要がなく、従って、ビット線に接続するセンスアン
プも不要である。つまり、ＳＲＡＭではＤＲＡＭでのセ
ンスアンプがメモリセルに含まれていると考えることが
でき、従って、ＤＲＡＭのようにセンスアンプの増幅動
作を待つ必要がなく、直ちに入出力線に信号を出力す
る。このため、ＤＲＡＭに比較してセンス動作の待ち時
間のない分だけ高速動作が可能になっている。
示すように、ＰチャネルＭＯＳトランジスタＱＰ８、Ｑ
Ｐ９及びＮチャネルＭＯＳトランジスタＱｎ８、Ｑｎ９
よりなる、フリップフロップである。なお、Ｎチャネル
ＭＯＳトランジスタＱｎ１０、Ｑｎ１１はビット線Ｂ
Ｌ、ＢＬ’との接続のためのトランスファゲートであっ
て、ワード線ＷＬの電圧によって制御される。つまり、
ＤＲＡＭのメモリセルのフリップフロップと異なり、駆
動電源線φＳＰ、φＳＮが固定電圧ＶＣＣ、ＧＮＤとな
っている。このため、メモリセル自身に増幅作用があ
り、ＤＲＡＭより大きな信号をビット線に出力すること
ができる。従って、ＤＲＡＭのようなリフレフシュ動作
も必要がなく、従って、ビット線に接続するセンスアン
プも不要である。つまり、ＳＲＡＭではＤＲＡＭでのセ
ンスアンプがメモリセルに含まれていると考えることが
でき、従って、ＤＲＡＭのようにセンスアンプの増幅動
作を待つ必要がなく、直ちに入出力線に信号を出力す
る。このため、ＤＲＡＭに比較してセンス動作の待ち時
間のない分だけ高速動作が可能になっている。
【０００９】
【発明が解決しようとする課題】上述のごとく、ＤＲＡ
Ｍは記憶容量が大きい点でＳＲＡＭに勝るが、メモリセ
ル構造に違いから動作速度の点ではＳＲＡＭに劣るとい
う課題があった。従って、本発明の目的は、動作速度の
大きいＤＲＡＭを提供することにある。
Ｍは記憶容量が大きい点でＳＲＡＭに勝るが、メモリセ
ル構造に違いから動作速度の点ではＳＲＡＭに劣るとい
う課題があった。従って、本発明の目的は、動作速度の
大きいＤＲＡＭを提供することにある。
【００１０】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、ビット線の信号をセンス動作前に、複数
のビット線に共通なリードバスラインに読み出す。この
場合、ビット線とリードバスラインとの結合は、たとえ
ばＭＯＳトランジスタのゲートとドレインとの容量的結
合によって行う。
めに本発明は、ビット線の信号をセンス動作前に、複数
のビット線に共通なリードバスラインに読み出す。この
場合、ビット線とリードバスラインとの結合は、たとえ
ばＭＯＳトランジスタのゲートとドレインとの容量的結
合によって行う。
【００１１】
【作用】上述の手段によれば、ビット線とリードバスラ
インとの信号伝達によるビット線上の信号量減少は少な
くなる。
インとの信号伝達によるビット線上の信号量減少は少な
くなる。
【００１２】
【実施例】図１は本発明に係るダイナミック型半導体記
憶装置の第１の実施例を示す回路図である。図１におい
ては、図７における入出力線Ｉ／Ｏ１、Ｉ／Ｏ２を、リ
ー−ド動作用のリードバスラインＲＢ１、ＲＢ２とライ
ト動作用のライトバスラインＷＢ１、ＷＢ２とに分離す
る。この場合、ライトバスラインＷＢ１、ＷＢ２は図７
における入出力線Ｉ／Ｏ１、Ｉ／Ｏ２に相当し、リード
動作に使用されない点だけが異なる。
憶装置の第１の実施例を示す回路図である。図１におい
ては、図７における入出力線Ｉ／Ｏ１、Ｉ／Ｏ２を、リ
ー−ド動作用のリードバスラインＲＢ１、ＲＢ２とライ
ト動作用のライトバスラインＷＢ１、ＷＢ２とに分離す
る。この場合、ライトバスラインＷＢ１、ＷＢ２は図７
における入出力線Ｉ／Ｏ１、Ｉ／Ｏ２に相当し、リード
動作に使用されない点だけが異なる。
【００１３】また、ビット線ＢＬ１、ＢＬ２とリードバ
スラインＲＢ１、ＲＢ２との接続は図７のトランジスタ
Ｑ１、Ｑ ２のドレイン、ソース間のごとく直接的結合で
なく、容量的結合に行われている。すなわち、ビット線
ＢＬ１、ＢＬ２とリードバスラインＲＢ１、ＲＢ２との
間には、ＰチャネルＭＯＳトランジスタＱ３、Ｑ４及び
ＮチャネルＭＯＳトランジスタＱ５、Ｑ６よりなる増幅
回路ＡＭＰを接続している。ビット線ＢＬ１、ＢＬ２は
トランジスタＱ３、Ｑ４のゲートで受け、トランジスタ
Ｑ３、Ｑ４のドレインにリードバスラインＲＢ１、ＲＢ
２が接続されている。従って、ＭＯＳトランジスタのゲ
ートとドレインとの間には絶縁層が存在し、これらの間
には電流は流れず、信号伝達で減少する信号量はビット
線ＢＬ１、ＢＬ２とトランジスタＱ３、Ｑ４のゲートと
の容量分割であるが、これらのゲート容量はわずかであ
るので、信号量の減少は少ない。また、トランジスタＱ
３、Ｑ４の増幅作用によってビット線ＢＬ１、ＢＬ２の
電圧差は増幅され、従って、リードバスラインＲＢ１、
ＲＢ２への信号伝達が高速化される。また、トランジス
タＱ５、Ｑ６のソースは接地電圧ＧＮＤに接続されてお
り、トランジスタＱ５、Ｑ６はリード時の列選択信号φ
Ｙ１Ｒによってオン状態となる。なお、ライト時の列選
択信号はトランジスタＱ１、Ｑ２をオンにするφＹ１Ｗ
であり、リードバスラインＲＢ１、ＲＢ２とライトバス
ラインＷＢ１、ＷＢ２とは、リード時とライト時とで選
択的に動作することになる。
スラインＲＢ１、ＲＢ２との接続は図７のトランジスタ
Ｑ１、Ｑ ２のドレイン、ソース間のごとく直接的結合で
なく、容量的結合に行われている。すなわち、ビット線
ＢＬ１、ＢＬ２とリードバスラインＲＢ１、ＲＢ２との
間には、ＰチャネルＭＯＳトランジスタＱ３、Ｑ４及び
ＮチャネルＭＯＳトランジスタＱ５、Ｑ６よりなる増幅
回路ＡＭＰを接続している。ビット線ＢＬ１、ＢＬ２は
トランジスタＱ３、Ｑ４のゲートで受け、トランジスタ
Ｑ３、Ｑ４のドレインにリードバスラインＲＢ１、ＲＢ
２が接続されている。従って、ＭＯＳトランジスタのゲ
ートとドレインとの間には絶縁層が存在し、これらの間
には電流は流れず、信号伝達で減少する信号量はビット
線ＢＬ１、ＢＬ２とトランジスタＱ３、Ｑ４のゲートと
の容量分割であるが、これらのゲート容量はわずかであ
るので、信号量の減少は少ない。また、トランジスタＱ
３、Ｑ４の増幅作用によってビット線ＢＬ１、ＢＬ２の
電圧差は増幅され、従って、リードバスラインＲＢ１、
ＲＢ２への信号伝達が高速化される。また、トランジス
タＱ５、Ｑ６のソースは接地電圧ＧＮＤに接続されてお
り、トランジスタＱ５、Ｑ６はリード時の列選択信号φ
Ｙ１Ｒによってオン状態となる。なお、ライト時の列選
択信号はトランジスタＱ１、Ｑ２をオンにするφＹ１Ｗ
であり、リードバスラインＲＢ１、ＲＢ２とライトバス
ラインＷＢ１、ＷＢ２とは、リード時とライト時とで選
択的に動作することになる。
【００１４】さらに、ビット線ＢＬ１、ＢＬ２とセンス
アンプＳＡ１との間には、センスアンプ接続用クロック
信号φＴＳによってオン、オフされるトランジスタ
Ｑ７、Ｑ８が設けられている。これにより、リード動作
時の増幅回路ＡＭＰによるビット線ＢＬ１、ＢＬ２の信
号のリードバスラインＲＢ１、ＲＢ２への伝達を行って
いる間は、トランジスタＱ７、Ｑ８をオフにしてビット
線ＢＬ１、ＢＬ２をセンスアンプＳＡ１から分離する。
この結果、リードバスラインＲＢ１、ＲＢ２の動作にセ
ンスアンプＳＡ１の容量が負荷として作用しないので、
リード動作の高速化に寄与する。そして、リードバスラ
インＲＢ１、ＲＢ２の動作が十分進んだ後に、トランジ
スタＱ７、Ｑ８をオンにし、続いて、センスアンプＳＡ
１を活性化してリフレッシュ動作を行うようにする。
アンプＳＡ１との間には、センスアンプ接続用クロック
信号φＴＳによってオン、オフされるトランジスタ
Ｑ７、Ｑ８が設けられている。これにより、リード動作
時の増幅回路ＡＭＰによるビット線ＢＬ１、ＢＬ２の信
号のリードバスラインＲＢ１、ＲＢ２への伝達を行って
いる間は、トランジスタＱ７、Ｑ８をオフにしてビット
線ＢＬ１、ＢＬ２をセンスアンプＳＡ１から分離する。
この結果、リードバスラインＲＢ１、ＲＢ２の動作にセ
ンスアンプＳＡ１の容量が負荷として作用しないので、
リード動作の高速化に寄与する。そして、リードバスラ
インＲＢ１、ＲＢ２の動作が十分進んだ後に、トランジ
スタＱ７、Ｑ８をオンにし、続いて、センスアンプＳＡ
１を活性化してリフレッシュ動作を行うようにする。
【００１５】図２に示すように、リードアンプＲＡ’は
トランジスタＱ９〜Ｑ１９よりなるアンプと、トランジ
スタＱ１４〜Ｑ１８よりなるアンプとにより構成されて
おり、リードバスラインＲＢ１、ＲＢ２の電圧差を増幅
してデータ線Ｄ１、Ｄ２の電圧を発生する。なお、この
リードアンプＲＡ’は１つの信号φＲによって動作を開
始する。
トランジスタＱ９〜Ｑ１９よりなるアンプと、トランジ
スタＱ１４〜Ｑ１８よりなるアンプとにより構成されて
おり、リードバスラインＲＢ１、ＲＢ２の電圧差を増幅
してデータ線Ｄ１、Ｄ２の電圧を発生する。なお、この
リードアンプＲＡ’は１つの信号φＲによって動作を開
始する。
【００１６】このように、第１の実施例においては、ビ
ット線信号をセンスアンプＳＡ１が増幅する前に取り出
すため、メモリセルからビット線に読み出される初期信
号量をできるだけ大きくする必要がある。この初期信号
量は上述したように、メモリセル容量とビット線の寄生
容量との比で決定されており、さらに、ビット線の寄生
容量はビット線自身の容量と、センスアンプの容量とか
らなる。第１の実施例においては、センスアンプ動作前
に信号を読み出すため、この段階ではセンスアンプＳＡ
１の動作は必要ない。そこで、トランジスタＱ７、Ｑ８
でビット線ＢＬ１、ＢＬ２とセンスアンプＳＡ１とを切
り離し、ビット線側の容量を小さくしている。センスア
ンプの容量はビット線自身の容量の１／２程度であるか
ら、これを切り離すことで信号量は約１．５倍になり、
増幅回路ＡＭＰが動作するのに十分な値となる。なお、
センスアンプＳＡ１は不要になる訳ではなく、メモリセ
ルの蓄積データのリフレッシュのために必要で、一旦切
り離したビット線ＢＬ１、ＢＬ２を接続し、その後、セ
ンスアンプＳＡ１を動作させてリフレッシを行う。
ット線信号をセンスアンプＳＡ１が増幅する前に取り出
すため、メモリセルからビット線に読み出される初期信
号量をできるだけ大きくする必要がある。この初期信号
量は上述したように、メモリセル容量とビット線の寄生
容量との比で決定されており、さらに、ビット線の寄生
容量はビット線自身の容量と、センスアンプの容量とか
らなる。第１の実施例においては、センスアンプ動作前
に信号を読み出すため、この段階ではセンスアンプＳＡ
１の動作は必要ない。そこで、トランジスタＱ７、Ｑ８
でビット線ＢＬ１、ＢＬ２とセンスアンプＳＡ１とを切
り離し、ビット線側の容量を小さくしている。センスア
ンプの容量はビット線自身の容量の１／２程度であるか
ら、これを切り離すことで信号量は約１．５倍になり、
増幅回路ＡＭＰが動作するのに十分な値となる。なお、
センスアンプＳＡ１は不要になる訳ではなく、メモリセ
ルの蓄積データのリフレッシュのために必要で、一旦切
り離したビット線ＢＬ１、ＢＬ２を接続し、その後、セ
ンスアンプＳＡ１を動作させてリフレッシを行う。
【００１７】次に、図３のタイミング図を参照して図１
の回路のリード動作を説明する。ビット線ＢＬ１、ＢＬ
２、…は、スタンバイ状態では、図示しないプリチャー
ジ手段によって電源電圧ＶＣＣの１／２にプリチャージ
されている。時刻ｔ０において、外部クロック信号ＲＡ
Ｓ’（ＲＡＳの逆相信号）ローレベルとなると、選択モ
ードとなり、クロック信号φＴＳがハイレベルからロー
レベルに変化し、センスアンプＳＡ１はビット線Ｂ
Ｌ１、ＢＬ２から切り離される。また、内部回路が動作
してアドレス信号を取り込み、時刻ｔ１にて選択ワード
線たとえばＷＬ１の電圧を上昇させる。この結果、メモ
リセルたとえばＣ１１のトランジスタがオンとなってノ
ードＮ１１の蓄積電荷はメモリセルキャパシタの容量と
ビット線ＢＬ１の容量との間で容量分割され、ビット線
ＢＬ１、ＢＬ２間の電位差ΔＶとなって現れる。なお、
この場合、ノードＮ１１の蓄積電荷は０（＝“０”）と
仮定する。この時の電位差はΔＶは、メモリセルキャパ
シタとビット線ＢＬ１との容量比が大きいが、センスア
ンプＳＡ１の容量が負荷とならないので、従来に比較し
て大きい。この結果、ビット線ＢＬ１、ＢＬ２の電圧が
増幅回路ＡＭＰのトランジスタＱ３、Ｑ４のゲートに印
加される。
の回路のリード動作を説明する。ビット線ＢＬ１、ＢＬ
２、…は、スタンバイ状態では、図示しないプリチャー
ジ手段によって電源電圧ＶＣＣの１／２にプリチャージ
されている。時刻ｔ０において、外部クロック信号ＲＡ
Ｓ’（ＲＡＳの逆相信号）ローレベルとなると、選択モ
ードとなり、クロック信号φＴＳがハイレベルからロー
レベルに変化し、センスアンプＳＡ１はビット線Ｂ
Ｌ１、ＢＬ２から切り離される。また、内部回路が動作
してアドレス信号を取り込み、時刻ｔ１にて選択ワード
線たとえばＷＬ１の電圧を上昇させる。この結果、メモ
リセルたとえばＣ１１のトランジスタがオンとなってノ
ードＮ１１の蓄積電荷はメモリセルキャパシタの容量と
ビット線ＢＬ１の容量との間で容量分割され、ビット線
ＢＬ１、ＢＬ２間の電位差ΔＶとなって現れる。なお、
この場合、ノードＮ１１の蓄積電荷は０（＝“０”）と
仮定する。この時の電位差はΔＶは、メモリセルキャパ
シタとビット線ＢＬ１との容量比が大きいが、センスア
ンプＳＡ１の容量が負荷とならないので、従来に比較し
て大きい。この結果、ビット線ＢＬ１、ＢＬ２の電圧が
増幅回路ＡＭＰのトランジスタＱ３、Ｑ４のゲートに印
加される。
【００１８】メモリセルＣ１１からの電荷が完全にビッ
ト線ＢＬ１に出力された時点ｔ２において、リード時の
列選択信号φＹ１Ｒがローレベルからハイレベルとなっ
て増幅回路ＡＭＰのトランジスタＱ５、 Ｑ６をオンに
する。この結果、ビット線ＢＬ１、ＢＬ２上の信号がリ
ードバスラインＲＢ１、ＲＢ２に読出される。なお、こ
の場合、リードバスラインＲＢ１、ＲＢ２の電圧は電圧
ＶＣＣ、ＧＮＤまでは増幅されない。次いで、クロック
信号φＲがローレベルからハイレベルとなってリードア
ンプＲＡ’が動作開始し、リードバスラインＲＢ１、Ｒ
Ｂ２の信号がデータ線Ｄ１、Ｄ２に生じることになる。
ト線ＢＬ１に出力された時点ｔ２において、リード時の
列選択信号φＹ１Ｒがローレベルからハイレベルとなっ
て増幅回路ＡＭＰのトランジスタＱ５、 Ｑ６をオンに
する。この結果、ビット線ＢＬ１、ＢＬ２上の信号がリ
ードバスラインＲＢ１、ＲＢ２に読出される。なお、こ
の場合、リードバスラインＲＢ１、ＲＢ２の電圧は電圧
ＶＣＣ、ＧＮＤまでは増幅されない。次いで、クロック
信号φＲがローレベルからハイレベルとなってリードア
ンプＲＡ’が動作開始し、リードバスラインＲＢ１、Ｒ
Ｂ２の信号がデータ線Ｄ１、Ｄ２に生じることになる。
【００１９】次に、時刻ｔ３ において、クロック信号φ
ＴＳがローレベルからハイレベルとなってトランジスタ
Ｑ７、Ｑ８をオンにし、これにより、ビット線ＢＬ１、
ＢＬ２をセンスアンプＳＡ１に接続し、リフレッシュモ
ードに移行する。その少し後に、活性化信号φＳ’、φ
ＳによってセンスアンプＳＡ１のトランジスタＱＳＰ、
ＱＳＮがオンとされ、つまり、セッスアンプＳＡ１は電
源線φＳＰ、φＳＮがそれぞれＶＣＣ、ＯＶ（ＧＮＤ）
となることによって活性化される。この結果、ビット線
ＢＬ１、ＢＬ２のうち低電圧側のビット線ＢＬ１をＯＶ
とし、高電圧側のビット線ＢＬ２をＶＣＣとし、センス
動作と同時にリフレッシュ動作を行う。そして、時刻ｔ
４にてスタンバイモードに戻る。
ＴＳがローレベルからハイレベルとなってトランジスタ
Ｑ７、Ｑ８をオンにし、これにより、ビット線ＢＬ１、
ＢＬ２をセンスアンプＳＡ１に接続し、リフレッシュモ
ードに移行する。その少し後に、活性化信号φＳ’、φ
ＳによってセンスアンプＳＡ１のトランジスタＱＳＰ、
ＱＳＮがオンとされ、つまり、セッスアンプＳＡ１は電
源線φＳＰ、φＳＮがそれぞれＶＣＣ、ＯＶ（ＧＮＤ）
となることによって活性化される。この結果、ビット線
ＢＬ１、ＢＬ２のうち低電圧側のビット線ＢＬ１をＯＶ
とし、高電圧側のビット線ＢＬ２をＶＣＣとし、センス
動作と同時にリフレッシュ動作を行う。そして、時刻ｔ
４にてスタンバイモードに戻る。
【００２０】図１０と図３とを比較して分るように、従
来は、リフレッシュモードに入った後にリードモードに
入るのに対し、第１の実施例においては、リフレッシュ
モードに入る前にリードモードに入る。
来は、リフレッシュモードに入った後にリードモードに
入るのに対し、第１の実施例においては、リフレッシュ
モードに入る前にリードモードに入る。
【００２１】図４は本発明に係るダイナミック型半導体
記憶装置の第２の実施例を示す回路図である。ビット線
ＢＬ１、ＢＬ２の信号をセンスアンプＳＡ１の増幅前に
直接読み出すためには、初期信号量を大きくする必要が
ある。そのため、第１の実施例では、ビット線ＢＬ１、
ＢＬ２とセンスアンプＳＡ１とをトランジスタＱ７、Ｑ
８によって切り離している。第２の実施例では、さらに
ビット線を分割して寄生容量を減少させ、信号量を大き
くしている。すなわち、ビット線ＢＬ１、ＢＬ２、…を
中央部分で分割し、分割部分に、リードラインバスＲＢ
１、ＲＢ２、増幅回路ＡＭＰ及びリードアンプＲＡ’を
設けてある。
記憶装置の第２の実施例を示す回路図である。ビット線
ＢＬ１、ＢＬ２の信号をセンスアンプＳＡ１の増幅前に
直接読み出すためには、初期信号量を大きくする必要が
ある。そのため、第１の実施例では、ビット線ＢＬ１、
ＢＬ２とセンスアンプＳＡ１とをトランジスタＱ７、Ｑ
８によって切り離している。第２の実施例では、さらに
ビット線を分割して寄生容量を減少させ、信号量を大き
くしている。すなわち、ビット線ＢＬ１、ＢＬ２、…を
中央部分で分割し、分割部分に、リードラインバスＲＢ
１、ＲＢ２、増幅回路ＡＭＰ及びリードアンプＲＡ’を
設けてある。
【００２２】図５のタイミング図を参照して図４の回路
のリード動作を説明する。なお、図５においては、ビッ
ト線切り離し等の動作を主に示し、ビット線等の電圧に
ついては第１の実施例と同一なので省略する。時刻ｔ０
以前のスタンバイモードにおいては、すべての分離用ト
ランジスタＱ７、Ｑ８、Ｑ１９、Ｑ２０、Ｑ２１、Ｑ
２２はオン状態にあり、また、ビット線ＢＬ１、ＢＬ２
は１／２ＶＣＣにプリチャージされている。時刻ｔ０に
て信号ＲＡＳ’がハイレベルからローレベルとなって選
択モードに入ると、時刻ｔ１にてクロック信号φＴＳが
ハイレベルからローレベルとなり、これにより、センス
アンプＳＡ１がビット線ＢＬ１、ＢＬ２から切り離され
る。
のリード動作を説明する。なお、図５においては、ビッ
ト線切り離し等の動作を主に示し、ビット線等の電圧に
ついては第１の実施例と同一なので省略する。時刻ｔ０
以前のスタンバイモードにおいては、すべての分離用ト
ランジスタＱ７、Ｑ８、Ｑ１９、Ｑ２０、Ｑ２１、Ｑ
２２はオン状態にあり、また、ビット線ＢＬ１、ＢＬ２
は１／２ＶＣＣにプリチャージされている。時刻ｔ０に
て信号ＲＡＳ’がハイレベルからローレベルとなって選
択モードに入ると、時刻ｔ１にてクロック信号φＴＳが
ハイレベルからローレベルとなり、これにより、センス
アンプＳＡ１がビット線ＢＬ１、ＢＬ２から切り離され
る。
【００２３】次に、時刻ｔ２にて、クロック信号
φＴＵ、φＴＬの一方がハイレベルからローレベルとな
り、これにより、入力アドレスに対応して選択メモリセ
ルが接続されているビット線部分と反対のビット線部分
を増幅回路ＡＭＰから切り離される。たとえば、ワード
線ＷＬ１が選択されるときには、クロック信号φＴＬが
ローレベルとされ、また、ワード線ＷＬ１’が選択され
るときには、クロック信号φＴＵがローレベルとされ
る。
φＴＵ、φＴＬの一方がハイレベルからローレベルとな
り、これにより、入力アドレスに対応して選択メモリセ
ルが接続されているビット線部分と反対のビット線部分
を増幅回路ＡＭＰから切り離される。たとえば、ワード
線ＷＬ１が選択されるときには、クロック信号φＴＬが
ローレベルとされ、また、ワード線ＷＬ１’が選択され
るときには、クロック信号φＴＵがローレベルとされ
る。
【００２４】次いで、時刻ｔ３にて、ワード線たとえば
ＷＬ１がローレベルからハイレベルとなって選択され、
メモリセルたとえばＣ１１からの信号がビット線ＢＬ１
に生じる。次いで、時刻ｔ４において、リード時の列選
択信号φＹ１Ｒがローレベルからハイレベルとされ、リ
ードバスラインＲＢ１、ＲＢ２への読出しが行われる。
次いで、時刻ｔ５において、クロック信号φＲでリード
バスラインＲＢ１、ＲＢ２の電圧が増幅される。読出し
動作が十分進んだ時点ｔ６ で、分離用クロック信号φ
ＴＳ、φＴＵ、φＴＬはすべてハイレベルとなり、ビッ
ト線ＢＬ１、ＢＬ２はセンスアンプＳＡ１に接続され
る。
ＷＬ１がローレベルからハイレベルとなって選択され、
メモリセルたとえばＣ１１からの信号がビット線ＢＬ１
に生じる。次いで、時刻ｔ４において、リード時の列選
択信号φＹ１Ｒがローレベルからハイレベルとされ、リ
ードバスラインＲＢ１、ＲＢ２への読出しが行われる。
次いで、時刻ｔ５において、クロック信号φＲでリード
バスラインＲＢ１、ＲＢ２の電圧が増幅される。読出し
動作が十分進んだ時点ｔ６ で、分離用クロック信号φ
ＴＳ、φＴＵ、φＴＬはすべてハイレベルとなり、ビッ
ト線ＢＬ１、ＢＬ２はセンスアンプＳＡ１に接続され
る。
【００２５】次いで、時刻ｔ７において、クロック信号
φＳがローレベルからハイレベルとされ、これにより、
センスアンプＳＡ１が動作してリフレッシュモードに入
ることになる。そして、時刻ｔ８においてスタンバイモ
ードに戻る。
φＳがローレベルからハイレベルとされ、これにより、
センスアンプＳＡ１が動作してリフレッシュモードに入
ることになる。そして、時刻ｔ８においてスタンバイモ
ードに戻る。
【００２６】このように、第２の実施例においては、ビ
ット線の寄生容量はセンスアンプ及びビット線の１／２
が切り離されているため、従来に比較して１／３とな
り、従って、信号量は約３倍となって、十分な余裕を持
って動作することが可能となる。
ット線の寄生容量はセンスアンプ及びビット線の１／２
が切り離されているため、従来に比較して１／３とな
り、従って、信号量は約３倍となって、十分な余裕を持
って動作することが可能となる。
【００２７】図４においては、ビット線を２分割、つま
り、メモリセルを２分割しているが、この分割数を増加
させることができる。たとえば、本発明の第３の実施例
を図６に示すように、メモリセルを２ｎ個（ｎ＝２、
３、…）のメモリセルアレイＭＣＡ１、ＭＣＡ２、…、
ＭＣＡ２ｎに分割した場合には、クロックφＴ１、φ
Ｔ２、…による分離用トランジスタを各メモリセルアレ
イ間に設ける。この場合、２個のメモリセルアレイ毎に
１行の増幅回路ＡＭＰ及び１つのリードアンプたとえば
ＲＡ１’を設けている。このように、分割数を増加させ
ると、信号量はさらに増大し、十分な余裕をもって動作
することができる。
り、メモリセルを２分割しているが、この分割数を増加
させることができる。たとえば、本発明の第３の実施例
を図６に示すように、メモリセルを２ｎ個（ｎ＝２、
３、…）のメモリセルアレイＭＣＡ１、ＭＣＡ２、…、
ＭＣＡ２ｎに分割した場合には、クロックφＴ１、φ
Ｔ２、…による分離用トランジスタを各メモリセルアレ
イ間に設ける。この場合、２個のメモリセルアレイ毎に
１行の増幅回路ＡＭＰ及び１つのリードアンプたとえば
ＲＡ１’を設けている。このように、分割数を増加させ
ると、信号量はさらに増大し、十分な余裕をもって動作
することができる。
【００２８】
【発明の効果】以上説明したように本発明によれば、セ
ンスアンプ動作を待たずに、ビット線の信号を直接リー
ドバスラインに取り出すので、高速動作が可能になる。
ンスアンプ動作を待たずに、ビット線の信号を直接リー
ドバスラインに取り出すので、高速動作が可能になる。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
Claims (6)
- 【請求項１】 複数のワード線（ＷＬi）と、 複数のビット線（ＢＬj）と、 前記ワード線と前記ビット線との間に接続されたダイナ
ミック型メモリセル（Ｃij）と、 前記ビット線のうち１対のビット線毎に接続された複数
のセンスアンプ（ＳＡ1）と、 前記ビット線に共通に設けられたリードバスライン（Ｒ
Ｂ1、ＲＢ2）と、 該リードバスラインに接続されたリードアンプ（Ｒ
Ａ’）と、 前記ワード線の１つを選択後、前記ビット線を選択して
前記リードバスラインに接続して前記リードアンプを動
作させ、その後、前記各ビット線を対応するセンスアン
プに接続して該センスアンプを動作させる制御手段とを
具備するダイナミック型半導体記憶装置。 - 【請求項２】 さらに、前記複数のビット線をワード線
方向に複数のブロックに分割し、前記複数のブロックを
前記リードバスラインに選択的に接続するスイッチを設
け、 前記制御手段は、前記ワード線の選択と共に前記スイッ
チを選択動作させて該選択されたワード線が属する前記
ブロックの１つを選択して前記リードバスラインに接続
可能にし、前記データアンプの動作後に前記スイッチを
選択動作させて前記選択されたブロック以外のブロック
を前記リードバスラインに接続可能にする請求項１に記
載のダイナミック型半導体記憶装置。 - 【請求項３】 複数のワード線（ＷＬi）と、 複数のビット線（ＢＬj）と、 前記ワード線と前記ビット線との間に接続されたダイナ
ミック型メモリセル（Ｃij）と、 前記ビット線のうち１対のビット線毎にＭＯＳトランジ
スタ（Ｑ7、Ｑ8）のソース・ドレインを介して接続され
た複数のセンスアンプ（ＳＡ1）と、 前記ビット線に共通に設けられたリードバスライン（Ｒ
Ａ’）と、 前記各ビット線に接続されたゲート、前記リード線に接
続されたドレイン、及び定電圧源（ＧＮＤ）に第１のス
イッチ（Ｑ5、Ｑ6）を介して接続されたソースを有する
複数のＭＯＳトランジスタ（Ｑ3、Ｑ4）と、 該リードバスラインに接続されたリードアンプ（Ｒ
Ａ’）と、 前記ワード線の１つを選択後、前記第１のスイッチを選
択して前記ＭＯＳトランジスタを動作させさらに前記リ
ードアンプを動作させ、その後、前記各ビット線を対応
するセンスアンプに接続して該センスアンプを動作させ
る制御手段とを具備するダイナミック型半導体記憶装
置。 - 【請求項４】 さらに、前記複数のビット線をワード線
方向に複数のブロックに分割し、前記複数のブロックを
前記各ＭＯＳトランジスタのゲートに選択的に接続する
第２のスイッチを設け、 前記制御手段は、前記ワード線の選択と共に前記第２の
スイッチを選択動作させて該選択されたワード線が属す
る前記ブロックの１つを選択して前記各ＭＯＳトランジ
スタのゲートに接続し、前記データアンプの動作後に前
記第２のスイッチを選択動作させて前記選択されたブロ
ック以外のブロックを前記各ＭＯＳトランジスタのゲー
トに接続する請求項３に記載のダイナミック型半導体記
憶装置。 - 【請求項５】 複数のワード線（ＷＬi）と、 複数のビット線（ＢＬj）と、 前記ワード線と前記ビット線との間に接続されたダイナ
ミック型メモリセル（Ｃij）と、 前記ビット線のうち１対のビット線毎に接続された複数
のセンスアンプ（ＳＡ1）と、 前記ビット線に共通に設けられたリードバスライン（Ｒ
Ｂ1、ＲＢ2）と、 前記ワード線の選択後かつ前記センスアンプの動作前
に、前記ビット線のうちの選択されたビット線電圧を前
記リードバスラインに取り出す制御手段とを具備するダ
イナミック型半導体記憶装置。 - 【請求項６】 前記ビット線を前記ワード線方向に複数
のブロックに分割し、前記選択されたワード線に属する
ブロックのビット線電圧を前記リードバスラインに取り
出すようにした請求項５に記載のダイナミック型半導体
記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297227A JPH07147086A (ja) | 1993-11-02 | 1993-11-02 | ダイナミック型半導体記憶装置 |
| KR1019940028867A KR0165987B1 (ko) | 1993-11-02 | 1994-11-02 | 빠른 판독 동작 속도를 갖는 동적 랜덤 억세스 메모리 소자 |
| US08/333,984 US5574696A (en) | 1993-11-02 | 1994-11-02 | Dynamic ram device having high read operation speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297227A JPH07147086A (ja) | 1993-11-02 | 1993-11-02 | ダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07147086A true JPH07147086A (ja) | 1995-06-06 |
Family
ID=17843817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5297227A Pending JPH07147086A (ja) | 1993-11-02 | 1993-11-02 | ダイナミック型半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5574696A (ja) |
| JP (1) | JPH07147086A (ja) |
| KR (1) | KR0165987B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831919A (en) * | 1996-11-25 | 1998-11-03 | Texas Instruments Incorporated | Apparatus and method for a direct-sense sense-amplifier with decoded read and write Y-select |
| US6738300B2 (en) * | 2002-08-26 | 2004-05-18 | International Business Machines Corporation | Direct read of DRAM cell using high transfer ratio |
| DE102005016597B3 (de) * | 2005-04-11 | 2006-06-29 | Infineon Technologies Ag | Elektronisches Bauelement mit verbesserter Vorladung |
| JP2008310840A (ja) * | 2007-06-12 | 2008-12-25 | Toshiba Corp | 半導体記憶装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169798A (ja) * | 1987-12-24 | 1989-07-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01199393A (ja) * | 1988-02-03 | 1989-08-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH03283179A (ja) * | 1990-03-30 | 1991-12-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0562463A (ja) * | 1991-08-30 | 1993-03-12 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6032912B2 (ja) * | 1979-09-13 | 1985-07-31 | 株式会社東芝 | Ｃｍｏｓセンスアンプ回路 |
| JPS5838873B2 (ja) * | 1980-10-15 | 1983-08-25 | 富士通株式会社 | センス回路 |
| JPS57127989A (en) * | 1981-02-02 | 1982-08-09 | Hitachi Ltd | Mos static type ram |
| JPS6334793A (ja) * | 1986-07-29 | 1988-02-15 | Sumitomo Electric Ind Ltd | 半導体記憶装置 |
| DE68905240T2 (de) * | 1988-06-01 | 1993-07-15 | Nippon Electric Co | Halbleiterspeichereinrichtung mit hochgeschwindigkeits-lesevorrichtung. |
| KR950014248B1 (ko) * | 1991-04-19 | 1995-11-23 | 마쯔시다덴기산교 가부시기가이샤 | 다이나믹 ram의 판독/기록회로 |
-
1993
- 1993-11-02 JP JP5297227A patent/JPH07147086A/ja active Pending
-
1994
- 1994-11-02 US US08/333,984 patent/US5574696A/en not_active Expired - Fee Related
- 1994-11-02 KR KR1019940028867A patent/KR0165987B1/ko not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169798A (ja) * | 1987-12-24 | 1989-07-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01199393A (ja) * | 1988-02-03 | 1989-08-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH03283179A (ja) * | 1990-03-30 | 1991-12-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0562463A (ja) * | 1991-08-30 | 1993-03-12 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950015393A (ko) | 1995-06-16 |
| KR0165987B1 (ko) | 1999-02-01 |
| US5574696A (en) | 1996-11-12 |
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