JPH04271174A - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH04271174A JPH04271174A JP3012596A JP1259691A JPH04271174A JP H04271174 A JPH04271174 A JP H04271174A JP 3012596 A JP3012596 A JP 3012596A JP 1259691 A JP1259691 A JP 1259691A JP H04271174 A JPH04271174 A JP H04271174A
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- JP
- Japan
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- layer
- electrode
- photoelectric conversion
- silicon
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/197—Bipolar transistor image sensors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/548—Amorphous silicon PV cells
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
- Facsimile Heads (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は光電変換装置に関し、更
に詳しくは光電変換素子の素子分離技術をもって、１次
元ラインセンサや、走査回路、駆動回路などを形成して
いる基板上に光電変換膜を積層した固体撮像素子などの
光電変換装置に関するものである。
に詳しくは光電変換素子の素子分離技術をもって、１次
元ラインセンサや、走査回路、駆動回路などを形成して
いる基板上に光電変換膜を積層した固体撮像素子などの
光電変換装置に関するものである。
【０００２】
【従来の技術】この種の光電変換装置としては、非単結
晶半導体を用いたＰＩＮ構造のものが一般に良く知られ
ている。中でも、特に、シリコンを主体とする非晶質半
導体は低温で作成可能であり、かつ大面積可が容易なこ
とから、一次元ラインセンサや積層型固体撮像素子とし
て、活用されている。
晶半導体を用いたＰＩＮ構造のものが一般に良く知られ
ている。中でも、特に、シリコンを主体とする非晶質半
導体は低温で作成可能であり、かつ大面積可が容易なこ
とから、一次元ラインセンサや積層型固体撮像素子とし
て、活用されている。
【０００３】しかしながら、このＰＩＮ構造の光電変換
素子では画素間の信号電荷の漏れ、即ちクロスト−クを
抑える必要があり、従来は画素電極間のＰ層またはＮ層
を電気的に絶縁していた。この点を、以下に、図３及び
図４を参照して、具体的に説明する。
素子では画素間の信号電荷の漏れ、即ちクロスト−クを
抑える必要があり、従来は画素電極間のＰ層またはＮ層
を電気的に絶縁していた。この点を、以下に、図３及び
図４を参照して、具体的に説明する。
【０００４】ここでは、図３に示すように、基体３０１
上に画素電極３０２を形成し、続いて光導電性膜３０３
を成膜した後にフォトリソグラフィ−法により画素分離
領域上の光導電性膜を除去し、透明電極３０４を形成す
ることができる（特開昭５８−４０９８５号公報参照）
。
上に画素電極３０２を形成し、続いて光導電性膜３０３
を成膜した後にフォトリソグラフィ−法により画素分離
領域上の光導電性膜を除去し、透明電極３０４を形成す
ることができる（特開昭５８−４０９８５号公報参照）
。
【０００５】また、図４に示すように、基体４０１上に
画素電極４０２を形成し、次に、高濃度不純物添加層（
Ｎ層、またはＰ層）４０３を成膜し、その後、フォトリ
ソグラフィ−法により画素分離領域４０３’のみに酸素
、窒素などのイオンを打ち込み、画素電極間を電気的に
絶縁させ、その後、光導電性膜４０４、透明電極４０５
を作成するができる。この方法は、例えば 特開昭６
０−４７５７４号公報に記載されている。また、画素分
離領域４０３’のみをエッチングにより除去する方法も
有り、この方法は、例えば、特開昭６１−４９５６９号
公報に記載のとおりである。
画素電極４０２を形成し、次に、高濃度不純物添加層（
Ｎ層、またはＰ層）４０３を成膜し、その後、フォトリ
ソグラフィ−法により画素分離領域４０３’のみに酸素
、窒素などのイオンを打ち込み、画素電極間を電気的に
絶縁させ、その後、光導電性膜４０４、透明電極４０５
を作成するができる。この方法は、例えば 特開昭６
０−４７５７４号公報に記載されている。また、画素分
離領域４０３’のみをエッチングにより除去する方法も
有り、この方法は、例えば、特開昭６１−４９５６９号
公報に記載のとおりである。
【０００６】
【発明が解決しようとする課題】しかし、上述の従来の
技術には種々の問題があった。例えば、図３に示す従来
例では画素分離領域上の光伝導性膜をエッチングする際
に素子断面で、欠陥が形成され、それによる特性の劣化
、特に暗電流の増加という問題をあげることができる。 また、光電変換膜の段差により、透明電極に断線などの
欠陥を発生する頻度が高い。
技術には種々の問題があった。例えば、図３に示す従来
例では画素分離領域上の光伝導性膜をエッチングする際
に素子断面で、欠陥が形成され、それによる特性の劣化
、特に暗電流の増加という問題をあげることができる。 また、光電変換膜の段差により、透明電極に断線などの
欠陥を発生する頻度が高い。
【０００７】また、図４に示す従来例の場合、Ｎ層、ま
たはＰ層を成膜した後、画素分離領域にイオン注入を行
うか、またはエッチングにより除去するのにフォトリソ
グラフィ−法が必要になり、その行程においてＮ層、ま
たはＰ層の表面が汚損されてしまい、Ｎ／Ｉ界面、また
はＰ／Ｉ界面で欠陥画発生し、先の従来例と同様に、素
子特性の劣化が問題となる。即ち、従来技術ではＰＩＮ
素子の特性劣化防止が素子分離とうまく両立できないの
である。
たはＰ層を成膜した後、画素分離領域にイオン注入を行
うか、またはエッチングにより除去するのにフォトリソ
グラフィ−法が必要になり、その行程においてＮ層、ま
たはＰ層の表面が汚損されてしまい、Ｎ／Ｉ界面、また
はＰ／Ｉ界面で欠陥画発生し、先の従来例と同様に、素
子特性の劣化が問題となる。即ち、従来技術ではＰＩＮ
素子の特性劣化防止が素子分離とうまく両立できないの
である。
【０００８】
【発明の目的】本発明は、上記事情に基いてなされたも
ので、素子分離機能を十分に発揮でき、しかもＰＩＮ素
子の特性劣化が避けられるようにした光電変換装置を提
供することを目的とするものである。
ので、素子分離機能を十分に発揮でき、しかもＰＩＮ素
子の特性劣化が避けられるようにした光電変換装置を提
供することを目的とするものである。
【０００９】
【課題を解決するための手段】このため、本発明では、
素子分離された複数の画素電極上にＰＩＮ構造を有する
非単結晶半導体層が積層されている構造の光電変換装置
において、上記画素電極上のＰ型、もしくはＮ型のド−
ピング層が少なくとも微結晶構造を含み、かつ上記画素
電極以外の領域上のＰ型、もしくはＮ型のド−ピング層
が非晶質である。
素子分離された複数の画素電極上にＰＩＮ構造を有する
非単結晶半導体層が積層されている構造の光電変換装置
において、上記画素電極上のＰ型、もしくはＮ型のド−
ピング層が少なくとも微結晶構造を含み、かつ上記画素
電極以外の領域上のＰ型、もしくはＮ型のド−ピング層
が非晶質である。
【００１０】［作 用］従って、本発明では、画素電
極上のＮ層、またはＰ層のみを選択的に結晶化させるこ
とで、ＰＩＮ構造を連続的に形成することが可能である
ため、パタ−ニング行程による素子特性の劣化は起こら
ず、更に、微結晶構造を含むド−ピング層と非晶質ド−
ピング層との導電率の違いから素子分離も可能となる。
極上のＮ層、またはＰ層のみを選択的に結晶化させるこ
とで、ＰＩＮ構造を連続的に形成することが可能である
ため、パタ−ニング行程による素子特性の劣化は起こら
ず、更に、微結晶構造を含むド−ピング層と非晶質ド−
ピング層との導電率の違いから素子分離も可能となる。
【００１１】なお、本発明の中で使用している上述の「
微結晶構造」とは、数１０Åから数１００Åの粒径を示
す微小な結晶粒が非晶質中に混在した構造と定義する。 なお、結晶粒の粒径は、Ｘ線回折法およびラマン分光法
などにより求めることができる。
微結晶構造」とは、数１０Åから数１００Åの粒径を示
す微小な結晶粒が非晶質中に混在した構造と定義する。 なお、結晶粒の粒径は、Ｘ線回折法およびラマン分光法
などにより求めることができる。
【００１２】そして、本発明においては、微結晶構造を
含むド−ピング層と非晶質ド−ピング層との導電率の比
が１０３ 以上であれば、素子分離は可能であり、１０
４ 以上であればより好ましい。
含むド−ピング層と非晶質ド−ピング層との導電率の比
が１０３ 以上であれば、素子分離は可能であり、１０
４ 以上であればより好ましい。
【００１３】また、本発明は画素電極上のＮ層、または
Ｐ層のみが選択的に結晶化されるように画素電極材料、
画素電極以外の材料、成膜方法、成膜条件を選択するこ
とにより、所望の構造を実現できる。例えば、ＳｉＨ４
、Ｈ２ 、ＰＨ３ ガスを用いて通常の高周波プラズ
マＣＶＤ法により、Ｎ型のシリコンを作成する場合、例
えば、Ｈ２ 流量を増加させることにより、非晶質シリ
コンから微結晶構造を含むシリコンへと構造を変化させ
ることが可能であることが知られているが、例えば、ガ
ラス基板上に作成されたシリコン膜が結晶化される直前
の作成条件の近傍において、金属や多結晶シリコン上に
は微結晶構造を含むシリコンが成長し、かつガラス基板
や二酸化シリコン上には非晶質シリコンが成長するとい
うような製作条件が存在するということを我々が見出し
ている。その結果、本発明ではこのような作成条件を適
当に選択することで達成される。なお、この場合、成膜
時に例えば弗素、塩素を含むガスを導入しても良く、中
でも弗素を含むガスを用いて成膜した場合には選択性が
十分な作成条件となり、設計範囲が拡がり、本発明の構
成を実現するのに都合が良い。これには例えば、ＳｉＦ
４ 、Ｈ２ ガスを用いたＨＲ−ｃｖｄ法（Ｈｙｄｒｏ
ｇｅｎ Ｒａｄｉｃａｌ ｅｎｈａｎｃｅｄ Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）、Ｓ
ｉＨ４、Ｆ２ ガスを用いた化学堆積法などがある。
Ｐ層のみが選択的に結晶化されるように画素電極材料、
画素電極以外の材料、成膜方法、成膜条件を選択するこ
とにより、所望の構造を実現できる。例えば、ＳｉＨ４
、Ｈ２ 、ＰＨ３ ガスを用いて通常の高周波プラズ
マＣＶＤ法により、Ｎ型のシリコンを作成する場合、例
えば、Ｈ２ 流量を増加させることにより、非晶質シリ
コンから微結晶構造を含むシリコンへと構造を変化させ
ることが可能であることが知られているが、例えば、ガ
ラス基板上に作成されたシリコン膜が結晶化される直前
の作成条件の近傍において、金属や多結晶シリコン上に
は微結晶構造を含むシリコンが成長し、かつガラス基板
や二酸化シリコン上には非晶質シリコンが成長するとい
うような製作条件が存在するということを我々が見出し
ている。その結果、本発明ではこのような作成条件を適
当に選択することで達成される。なお、この場合、成膜
時に例えば弗素、塩素を含むガスを導入しても良く、中
でも弗素を含むガスを用いて成膜した場合には選択性が
十分な作成条件となり、設計範囲が拡がり、本発明の構
成を実現するのに都合が良い。これには例えば、ＳｉＦ
４ 、Ｈ２ ガスを用いたＨＲ−ｃｖｄ法（Ｈｙｄｒｏ
ｇｅｎ Ｒａｄｉｃａｌ ｅｎｈａｎｃｅｄ Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）、Ｓ
ｉＨ４、Ｆ２ ガスを用いた化学堆積法などがある。
【００１４】本発明に用いられる非単結晶半導体層の母
材として好適なものにはＳｉが挙げられるが、所望の特
性を得るために、Ｇｅ、Ｃ、Ｏ、Ｎなどの中から選択的
に少なくとも１種類を含有させ、バンドギャップを調整
することも可能である。
材として好適なものにはＳｉが挙げられるが、所望の特
性を得るために、Ｇｅ、Ｃ、Ｏ、Ｎなどの中から選択的
に少なくとも１種類を含有させ、バンドギャップを調整
することも可能である。
【００１５】本発明においては、画素電極上のド−ピン
グ層はＮ型でもＰ型でも構わず、例えばＮ型の場合には
、画素電極／Ｎ層／Ｉ層／Ｐ層の順に積層され、またＰ
型の場合には、画素電極／Ｐ層／Ｉ層／Ｎ層の順に堆積
されることになる。この場合、Ｐ型不純物としては非単
結晶半導体を構成する元素が主として周期律表第ＩＶ族
の元素、例えばＳｉ、Ｃ、Ｇｅなどより構成される場合
には周期律表第ＩＩＩ 族の元素が用いられるが、その
なかでもＢ、Ｇａが好適である。また、Ｎ型不純物とし
ては周期律表第ＩＩＩ 族の元素が用いられるが、その
なかでもＰ、Ａｓ、Ｓｂが好適である。
グ層はＮ型でもＰ型でも構わず、例えばＮ型の場合には
、画素電極／Ｎ層／Ｉ層／Ｐ層の順に積層され、またＰ
型の場合には、画素電極／Ｐ層／Ｉ層／Ｎ層の順に堆積
されることになる。この場合、Ｐ型不純物としては非単
結晶半導体を構成する元素が主として周期律表第ＩＶ族
の元素、例えばＳｉ、Ｃ、Ｇｅなどより構成される場合
には周期律表第ＩＩＩ 族の元素が用いられるが、その
なかでもＢ、Ｇａが好適である。また、Ｎ型不純物とし
ては周期律表第ＩＩＩ 族の元素が用いられるが、その
なかでもＰ、Ａｓ、Ｓｂが好適である。
【００１６】また、本発明には画素電極としてＡｌ、Ｃ
ｒ、Ｎｉ、Ｗ、Ｔｉ、Ｍｏ、Ｉｎ、Ｐｔ、Ａｕなどの金
属、および、それらを含む合金やＩＴＯ、ＺｎＯＸ 、
ＩｒＯＸ 、ＳｎＯＸ などの金属酸化物、高濃度不純
物添加多結晶Ｓｉなどを用いることができ、更に画素電
極以外の材料としてはガラス、ＳｉＯ２ 、ＳｉＮＸ
、ＳｉＯＮなどの無機材料、ポリイミドなどの有機材料
を用いることができる。
ｒ、Ｎｉ、Ｗ、Ｔｉ、Ｍｏ、Ｉｎ、Ｐｔ、Ａｕなどの金
属、および、それらを含む合金やＩＴＯ、ＺｎＯＸ 、
ＩｒＯＸ 、ＳｎＯＸ などの金属酸化物、高濃度不純
物添加多結晶Ｓｉなどを用いることができ、更に画素電
極以外の材料としてはガラス、ＳｉＯ２ 、ＳｉＮＸ
、ＳｉＯＮなどの無機材料、ポリイミドなどの有機材料
を用いることができる。
【００１７】従って、本発明においては画素電極上のド
−ピング層のみを選択的に結晶化させることを特徴とし
ているため、画素電極とＰＩＮ素子の組合わせとしては
、例えばＮ＋ 型多結晶Ｓｉ／Ｎ型Ｓｉ／Ｉ型非晶質Ｓ
ｉ／Ｐ型微結晶質ＳｉＣという構成や、Ｃｒ／Ｎ型Ｓｉ
Ｃ／Ｉ型非晶質ＳｉＧｅ／Ｐ型非晶質Ｓｉという構成で
もよく、所望の特性が得られるような構成にすることが
可能である。
−ピング層のみを選択的に結晶化させることを特徴とし
ているため、画素電極とＰＩＮ素子の組合わせとしては
、例えばＮ＋ 型多結晶Ｓｉ／Ｎ型Ｓｉ／Ｉ型非晶質Ｓ
ｉ／Ｐ型微結晶質ＳｉＣという構成や、Ｃｒ／Ｎ型Ｓｉ
Ｃ／Ｉ型非晶質ＳｉＧｅ／Ｐ型非晶質Ｓｉという構成で
もよく、所望の特性が得られるような構成にすることが
可能である。
【００１８】［実施例］以下、本発明の実施例を図面を
参照して、具体的に説明する。
参照して、具体的に説明する。
【００１９】図１には本発明の光電変換装置の一例が示
されている。ここでは、ガラス基板１０１上にＣｒをス
パッタリング法により１０００Å成膜後、通常のフォト
リソグラフィ−法を用いて画素電極１０２を形成する。 次に高周波プラズマＣＶＤ法により、Ｎ型微結晶シリコ
ン１０３、Ｎ型非晶質シリコン１０３’を選択し結晶化
条件で５００Å、Ｉ型非結晶質シリコン１０４を、８０
００Å、Ｐ型微結晶シリコン１０５を２００Åを連続成
膜し、最後に、透明電極１０６としてＩＴＯを１０００
Å形成する。この時のＮ層、Ｉ層、Ｐ層の作成条件を表
１に示す。
されている。ここでは、ガラス基板１０１上にＣｒをス
パッタリング法により１０００Å成膜後、通常のフォト
リソグラフィ−法を用いて画素電極１０２を形成する。 次に高周波プラズマＣＶＤ法により、Ｎ型微結晶シリコ
ン１０３、Ｎ型非晶質シリコン１０３’を選択し結晶化
条件で５００Å、Ｉ型非結晶質シリコン１０４を、８０
００Å、Ｐ型微結晶シリコン１０５を２００Åを連続成
膜し、最後に、透明電極１０６としてＩＴＯを１０００
Å形成する。この時のＮ層、Ｉ層、Ｐ層の作成条件を表
１に示す。
【００２０】
【表１】
また、本発明と従来例との比較のため、上記実施例と同
様の作成条件を用いて、従来例（図３及び図４参照）に
ついて、そこで採用されている行程にしたがって光電変
換素子を作成し、その暗電流を評価した結果によれば、
従来例では印加電圧７Ｖでの暗電流が約１×１０−９Ａ
／ｃｍ２ となり、本発明の優位性が確認できる。また
、本発明では素子分離特性も、従来と同等で良好な特性
を示している。
様の作成条件を用いて、従来例（図３及び図４参照）に
ついて、そこで採用されている行程にしたがって光電変
換素子を作成し、その暗電流を評価した結果によれば、
従来例では印加電圧７Ｖでの暗電流が約１×１０−９Ａ
／ｃｍ２ となり、本発明の優位性が確認できる。また
、本発明では素子分離特性も、従来と同等で良好な特性
を示している。
【００２１】次に、上記実施例に示した光電変換装置を
、本発明者らが既に特開昭６３−２７８２６９ 号公報
に提案した走査回路、読出し回路上に積層した態様につ
いて具体的に説明する。
、本発明者らが既に特開昭６３−２７８２６９ 号公報
に提案した走査回路、読出し回路上に積層した態様につ
いて具体的に説明する。
【００２２】図２（ａ） において、ｎ型シリコン基板
２０１上にエピタキシャル成長によりコレクタ領域とな
るｎ− 層２０２が形成され、その中にｐベース領域２
０３、さらにｎ＋ エミッタ領域２０４が形成されバイ
ポーラトランジスタを構成している。
２０１上にエピタキシャル成長によりコレクタ領域とな
るｎ− 層２０２が形成され、その中にｐベース領域２
０３、さらにｎ＋ エミッタ領域２０４が形成されバイ
ポーラトランジスタを構成している。
【００２３】ｐベース領域２０３は隣接画素と分離され
ており、また、水平方向に隣接するｐベース領域との間
には酸化膜２０５を挟んでゲート電極２０６が形成され
ている。したがって隣接するｐベース領域２０３を各々
ソース・ドレイン領域としてｐチャンネルＭＯＳトラン
ジスタが構成されている。ゲート電極２０６はｐベース
領域２０３の電位を制御するためのキャパシタとしても
働いている。
ており、また、水平方向に隣接するｐベース領域との間
には酸化膜２０５を挟んでゲート電極２０６が形成され
ている。したがって隣接するｐベース領域２０３を各々
ソース・ドレイン領域としてｐチャンネルＭＯＳトラン
ジスタが構成されている。ゲート電極２０６はｐベース
領域２０３の電位を制御するためのキャパシタとしても
働いている。
【００２４】さらに、絶縁層２０７を形成した後、エミ
ッタ電極２０８、およびベース電極２０８’を形成する
。
ッタ電極２０８、およびベース電極２０８’を形成する
。
【００２５】その後、絶縁層２０９としてＳｉＯ２ を
形成し、続いて電極２１１としてｎ＋ 型多結晶シリコ
ンをＣＶＤ法により形成し、画素ごとに分離する。ここ
で電極２１１は電極２０８’と電気的に接続している。
形成し、続いて電極２１１としてｎ＋ 型多結晶シリコ
ンをＣＶＤ法により形成し、画素ごとに分離する。ここ
で電極２１１は電極２０８’と電気的に接続している。
【００２６】次に高周波プラズマＣＶＤ法により、Ｎ型
微結晶シリコン２１２、Ｎ型非晶質シリコン２１２’を
選択し結晶化条件で１０００Å、Ｉ型非結晶質シリコン
２１３を、１００００Å、Ｐ型微結晶シリコン２１４を
１０００Åを連続成膜し、最後に、透明電極２１５とし
てＩＴＯを１０００Å形成する。
微結晶シリコン２１２、Ｎ型非晶質シリコン２１２’を
選択し結晶化条件で１０００Å、Ｉ型非結晶質シリコン
２１３を、１００００Å、Ｐ型微結晶シリコン２１４を
１０００Åを連続成膜し、最後に、透明電極２１５とし
てＩＴＯを１０００Å形成する。
【００２７】また、コレクタ電極２１７が基板２０１の
裏面にオ−ミック接続されている。
裏面にオ−ミック接続されている。
【００２８】したがって、一画素の等価回路は図２（ｂ
） のように、結晶シリコンで構成されるバイポーラト
ランジスタ７３１のベースに、ｐチャンネルＭＯＳトラ
ンジスタ７３２とキャパシタ７３３及び実施例１と同様
の光電変換装置７３４が接続され、ベースに電位を与え
るための端子７３５と、ｐチャンネルＭＯＳトランジス
タ７３２およびキャパシタ７３３を駆動するための端子
７３６と、センサ電極７３７と、エミッタ電極７３８、
コレクタ電極７３９とで表わされる。
） のように、結晶シリコンで構成されるバイポーラト
ランジスタ７３１のベースに、ｐチャンネルＭＯＳトラ
ンジスタ７３２とキャパシタ７３３及び実施例１と同様
の光電変換装置７３４が接続され、ベースに電位を与え
るための端子７３５と、ｐチャンネルＭＯＳトランジス
タ７３２およびキャパシタ７３３を駆動するための端子
７３６と、センサ電極７３７と、エミッタ電極７３８、
コレクタ電極７３９とで表わされる。
【００２９】図２（ｃ） は図２（ａ） および図２（
ｂ） で示した一画素セル７４０を３×３の２次元マト
リックス配置した回路構成図である。
ｂ） で示した一画素セル７４０を３×３の２次元マト
リックス配置した回路構成図である。
【００３０】同図において、一画素セル７４０のコレク
タ電極７４１は全画素にそれぞれ設けられ、センサ電極
７４２も全画素にそれぞれ設けられている。また、ＰＭ
ＯＳトランジスタのゲート電極およびキャパシタ電極は
行ごとに駆動配線７４３，７４３’，７４３’’と接続
され、垂直シフトトランジスタ（Ｖ．Ｓ．Ｒ） ７４４
と接続されている。またエミッタ電極は列ごとに信号読
出しのための垂直配線７４６，７４６’，７４６’’と
接続されている。垂直配線７４６，７４６’ ，７４６
’’はそれぞれ垂直配線の電荷をリセットするためのス
イッチ７４７， ７４７’，７４７’’と読出しスイッ
チ７５０， ７５０’，７５０’’に接続されている。 リセットスイッチ７４７， ７４７’，７４７’’のゲ
ート電極は垂直配線リセットパルスを印加するための端
子７４８に共通接続され、また、ソース電極は垂直ライ
ンリセット電圧を印加するための端子７４９に共通接続
されている。読出しスイッチ７５０， ７５０’，７５
０’’のゲート電極はそれぞれ配線７５１， ７５１’
，７５１’’を介して水平シフトレジスタ（Ｈ．Ｓ．Ｒ
） ７５２に接続されており、またドレイン電極は水平
読出し配線７５３を介して出力アンプ７５７に接続され
ている。 水平読出し配線７５３は水平読出し配線の電荷をリセッ
トするためのスイッチ７５４に接続されている。
タ電極７４１は全画素にそれぞれ設けられ、センサ電極
７４２も全画素にそれぞれ設けられている。また、ＰＭ
ＯＳトランジスタのゲート電極およびキャパシタ電極は
行ごとに駆動配線７４３，７４３’，７４３’’と接続
され、垂直シフトトランジスタ（Ｖ．Ｓ．Ｒ） ７４４
と接続されている。またエミッタ電極は列ごとに信号読
出しのための垂直配線７４６，７４６’，７４６’’と
接続されている。垂直配線７４６，７４６’ ，７４６
’’はそれぞれ垂直配線の電荷をリセットするためのス
イッチ７４７， ７４７’，７４７’’と読出しスイッ
チ７５０， ７５０’，７５０’’に接続されている。 リセットスイッチ７４７， ７４７’，７４７’’のゲ
ート電極は垂直配線リセットパルスを印加するための端
子７４８に共通接続され、また、ソース電極は垂直ライ
ンリセット電圧を印加するための端子７４９に共通接続
されている。読出しスイッチ７５０， ７５０’，７５
０’’のゲート電極はそれぞれ配線７５１， ７５１’
，７５１’’を介して水平シフトレジスタ（Ｈ．Ｓ．Ｒ
） ７５２に接続されており、またドレイン電極は水平
読出し配線７５３を介して出力アンプ７５７に接続され
ている。 水平読出し配線７５３は水平読出し配線の電荷をリセッ
トするためのスイッチ７５４に接続されている。
【００３１】リセットスイッチ７５４は水平配線リセッ
トバルスを印加するための端子７５５と水平配線リセッ
ト電圧を印加するための端子７５６に接続される。
トバルスを印加するための端子７５５と水平配線リセッ
ト電圧を印加するための端子７５６に接続される。
【００３２】最後にアンプ７５７の出力は端子７５８か
らとり出される。
らとり出される。
【００３３】以下、図２（ａ） 〜図２（ｃ） を用い
て動作を簡単に説明する。
て動作を簡単に説明する。
【００３４】図２（ａ） の光吸収層２１４で入射され
た光が吸収され、発生したキャリアがベース領域２０３
内に蓄積される。
た光が吸収され、発生したキャリアがベース領域２０３
内に蓄積される。
【００３５】図２（ｃ） の垂直シフトレジスタから出
力される駆動パルスが駆動配線７４３に現われると、キ
ャパシタを介してベース電位が上昇し、１行目の画素か
ら光量に応じた信号電荷が垂直配線７４６， ７４６’
，７４６’’にそれぞれとり出される。
力される駆動パルスが駆動配線７４３に現われると、キ
ャパシタを介してベース電位が上昇し、１行目の画素か
ら光量に応じた信号電荷が垂直配線７４６， ７４６’
，７４６’’にそれぞれとり出される。
【００３６】次に、水平シフトレジスタ７５２から走査
パルスが７５１， ７５１’，７５１’’に順次出力さ
れると、スイッチ７５０， ７５０’，７５０’’が順
にＯＮ，ＯＦＦ制御され、信号がアンプ７５７を通して
出力端子７５８にとり出される。この際リセットスイッ
チ７５４はスイッチ７５０， ７５０’，７５０’’が
順番にＯＮ動作する間にＯＮ状態となり、水平配線７５
３の残留電荷を除去している。 次に垂直ラインリセ
ットスイッチ７４７， ７４７’，７４７’’がＯＮ状
態となり、垂直配線７４６，７４６’ ，７４６’’の
残留電荷が除去される。そして垂直シフトレジスタ７４
４から駆動配線７４３に負方向のパルスが印加されると
一行目の各画素のＰＭＯＳトランジスタがＯＮ状態とな
り、各画素のベース残留電荷が除去され、初期化される
。
パルスが７５１， ７５１’，７５１’’に順次出力さ
れると、スイッチ７５０， ７５０’，７５０’’が順
にＯＮ，ＯＦＦ制御され、信号がアンプ７５７を通して
出力端子７５８にとり出される。この際リセットスイッ
チ７５４はスイッチ７５０， ７５０’，７５０’’が
順番にＯＮ動作する間にＯＮ状態となり、水平配線７５
３の残留電荷を除去している。 次に垂直ラインリセ
ットスイッチ７４７， ７４７’，７４７’’がＯＮ状
態となり、垂直配線７４６，７４６’ ，７４６’’の
残留電荷が除去される。そして垂直シフトレジスタ７４
４から駆動配線７４３に負方向のパルスが印加されると
一行目の各画素のＰＭＯＳトランジスタがＯＮ状態とな
り、各画素のベース残留電荷が除去され、初期化される
。
【００３７】次に垂直シフトレジスタ７４４から出力さ
れる駆動パルスが駆動配線７４３’に現われ、２行目の
画素の信号電荷が、同様にとり出される。
れる駆動パルスが駆動配線７４３’に現われ、２行目の
画素の信号電荷が、同様にとり出される。
【００３８】次に３行目の画素の信号電荷のとり出しも
同様に行われる。
同様に行われる。
【００３９】以上の動作を繰り返すことにより本装置は
動作をする。
動作をする。
【００４０】なお、以上説明した実施例では、本発明者
等の発明による回路例を示したが、本装置を一般に知ら
れる光電変換装置の回路に適用しても構わない。
等の発明による回路例を示したが、本装置を一般に知ら
れる光電変換装置の回路に適用しても構わない。
【００４１】
【発明の効果】本発明は、以上説明したようになり、Ｐ
ＩＮ構造の光電変換素子を通常のフォトリソグラフィ−
行程を用いずに連続的に形成できるため、例えば、従来
における問題点であったＰＩＮ素子のＮ／Ｉ界面、また
はＰ／Ｉ界面で発生する欠陥による素子特性の劣化を防
ぐことができる。また、素子分離機能は画素電極上の微
結晶質ド−ピング層と画素電極以外の領域上の非晶質ド
−ピング層との導電率の比に依るため、従来のようにＰ
ＩＮ素子全体をエッチングする必要も無く、従って、エ
ッチングによる素子特性の劣化も当然起こらない。
ＩＮ構造の光電変換素子を通常のフォトリソグラフィ−
行程を用いずに連続的に形成できるため、例えば、従来
における問題点であったＰＩＮ素子のＮ／Ｉ界面、また
はＰ／Ｉ界面で発生する欠陥による素子特性の劣化を防
ぐことができる。また、素子分離機能は画素電極上の微
結晶質ド−ピング層と画素電極以外の領域上の非晶質ド
−ピング層との導電率の比に依るため、従来のようにＰ
ＩＮ素子全体をエッチングする必要も無く、従って、エ
ッチングによる素子特性の劣化も当然起こらない。
【００４２】即ち、本発明により、従来ＰＩＮ構造にお
いて必要とされていた素子分離行程が不要となるばかり
でなく、素子分離行程で生じていた素子特性の劣化も防
ぐことができ、かつ素子分離機能も兼ね備えた高性能な
光電変換装置が可能となる。
いて必要とされていた素子分離行程が不要となるばかり
でなく、素子分離行程で生じていた素子特性の劣化も防
ぐことができ、かつ素子分離機能も兼ね備えた高性能な
光電変換装置が可能となる。
【図面の簡単な説明】
【図１】本発明の光電変換装置の一実施例を示す概略的
な断面構造図である。
な断面構造図である。
【図２（ａ） 】本発明の光電変換装置の別の実施例の
受光部付近の概略的断面図である。
受光部付近の概略的断面図である。
【図２（ｂ） 】１画素の等価回路である。
【図２（ｃ） 】本光電変換装置の全体の等価回路及び
ブロック図である。
ブロック図である。
【図３】従来例を示す概略断面図である。
【図４】従来例を示す概略断面図である。
１０１ ガラス基板
１０２ Ｃｒ電極
１０３ Ｎ型微結晶シリコン１０３’
Ｎ型非晶質シリコン１０４ Ｉ型非晶
質シリコン１０５ Ｐ型微結晶シリコン１０
６ ＩＴＯ電極 ２０１ ｎ型シリコン基板 ２０２ ｎ− 層 ２０３ ｐベ−ス領域 ２０４ ｎ＋ エミッタ領域２０５
酸化膜 ２０６ ゲ−ト電極 ２０７ 絶縁層 ２０８ エミッタ電極 ２０８´ ベ−ス電極 ２０９ 絶縁層 ２１１ 画素電極 ２１２ ｎ型微結晶シリコン２１２’
ｎ型非晶質シリコン２１３ Ｉ型非晶
質シリコン２１４ Ｐ型微結晶シリコン２１
５ 透明電極 ２１７ コレクタ電極 ７３１ バイポ−ラトランジスタ７３２
ｐチャンネルＭＯＳトランジスタ７３３
キャパシタ ７３４ 光電変換装置 ７３５、７３６ 端子 ７３７ センサ電極 ７３８ エミッタ電極 ７３９ コレクタ電極 ７４０ 一画素セル ７４１ コレクタ電極 ７４２ センサ電極 ７４３、７４３´、７４３″ 駆動配線７４
４ 垂直シフトレジスタ（ＶＳＲ）７４６、
７４６´、７４６″ 垂直配線７４７、７４
７´、７４７″ リセットスイッチ７５０、
７５０´、７５０″ 読出しスイッチ７５１
、７５１´、７５１″ 配線７５２
水平シフトレジスタ（ＨＳＲ）７５３
水平読出し配線 ７５４ リセットスイッチ ７５５ 端子 ７５６ 端子 ７５７ アンプ ７５８ 端子 ３０１ 基体 ３０２ 画素電極 ３０３ 光伝導性膜 ３０４ 透明電極 ４０１ 基体 ４０２ 画素電極 ４０３ 高濃度不純物添加層４０３’
画素分離領域 ４０４ 光導電性膜 ４０５ 透明電極
Ｎ型非晶質シリコン１０４ Ｉ型非晶
質シリコン１０５ Ｐ型微結晶シリコン１０
６ ＩＴＯ電極 ２０１ ｎ型シリコン基板 ２０２ ｎ− 層 ２０３ ｐベ−ス領域 ２０４ ｎ＋ エミッタ領域２０５
酸化膜 ２０６ ゲ−ト電極 ２０７ 絶縁層 ２０８ エミッタ電極 ２０８´ ベ−ス電極 ２０９ 絶縁層 ２１１ 画素電極 ２１２ ｎ型微結晶シリコン２１２’
ｎ型非晶質シリコン２１３ Ｉ型非晶
質シリコン２１４ Ｐ型微結晶シリコン２１
５ 透明電極 ２１７ コレクタ電極 ７３１ バイポ−ラトランジスタ７３２
ｐチャンネルＭＯＳトランジスタ７３３
キャパシタ ７３４ 光電変換装置 ７３５、７３６ 端子 ７３７ センサ電極 ７３８ エミッタ電極 ７３９ コレクタ電極 ７４０ 一画素セル ７４１ コレクタ電極 ７４２ センサ電極 ７４３、７４３´、７４３″ 駆動配線７４
４ 垂直シフトレジスタ（ＶＳＲ）７４６、
７４６´、７４６″ 垂直配線７４７、７４
７´、７４７″ リセットスイッチ７５０、
７５０´、７５０″ 読出しスイッチ７５１
、７５１´、７５１″ 配線７５２
水平シフトレジスタ（ＨＳＲ）７５３
水平読出し配線 ７５４ リセットスイッチ ７５５ 端子 ７５６ 端子 ７５７ アンプ ７５８ 端子 ３０１ 基体 ３０２ 画素電極 ３０３ 光伝導性膜 ３０４ 透明電極 ４０１ 基体 ４０２ 画素電極 ４０３ 高濃度不純物添加層４０３’
画素分離領域 ４０４ 光導電性膜 ４０５ 透明電極
Claims (3)
- 【請求項１】 素子分離された複数の画素電極上にＰ
ＩＮ構造を有する非単結晶半導体層が積層されている構
造の光電変換装置において、上記画素電極上のＰ型、も
しくはＮ型のド−ピング層が少なくとも微結晶構造を含
み、かつ上記画素電極以外の領域上のＰ型、もしくはＮ
型のド−ピング層が非晶質であることを特徴とする光電
変換装置。 - 【請求項２】 上記非単結晶半導体層が少なくともシ
リコンを含むことを特徴とする請求項１に記載の光電変
換装置。 - 【請求項３】 上記非単結晶半導体層が電荷蓄積部、
駆動回路、走査回路、読出し回路のうち少なくとも１つ
が形成されている基板上に積層されていることを特徴と
する請求項１に記載の光電変換装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012596A JP2765635B2 (ja) | 1991-01-11 | 1991-01-11 | 光電変換装置 |
| US07/815,029 US5245201A (en) | 1991-01-11 | 1991-12-31 | Photoelectric converting device and image processing apparatus utilizing the same |
| CA002058778A CA2058778C (en) | 1991-01-11 | 1992-01-06 | Photoelectric converting device and image processing apparatus utilizing the same |
| DE69227602T DE69227602T2 (de) | 1991-01-11 | 1992-01-10 | Photoelektrischer Wandler und Bildverarbeitungsgerät denselben verwended |
| EP92100365A EP0494694B1 (en) | 1991-01-11 | 1992-01-10 | Photoelectric converting device and image processing apparatus utilizing the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012596A JP2765635B2 (ja) | 1991-01-11 | 1991-01-11 | 光電変換装置 |
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| Publication Number | Publication Date |
|---|---|
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| JP2765635B2 JP2765635B2 (ja) | 1998-06-18 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3012596A Expired - Fee Related JP2765635B2 (ja) | 1991-01-11 | 1991-01-11 | 光電変換装置 |
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| JP (1) | JP2765635B2 (ja) |
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| DE (1) | DE69227602T2 (ja) |
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| US5821563A (en) * | 1990-12-25 | 1998-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device free from reverse leakage and throw leakage |
| CA2113499C (en) * | 1993-01-19 | 1999-10-19 | Yoshio Uchikata | Ink jet recording apparatus provided with means for calculating waste ink amount, and information processing system provided with such an ink jet recording apparatus |
| KR100294026B1 (ko) | 1993-06-24 | 2001-09-17 | 야마자끼 순페이 | 전기광학장치 |
| US5818052A (en) * | 1996-04-18 | 1998-10-06 | Loral Fairchild Corp. | Low light level solid state image sensor |
| US5838176A (en) * | 1996-07-11 | 1998-11-17 | Foveonics, Inc. | Correlated double sampling circuit |
| US5844265A (en) * | 1996-07-11 | 1998-12-01 | Synaptics, Incorporated | Sense amplifier for high-density imaging array |
| JP4027465B2 (ja) * | 1997-07-01 | 2007-12-26 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型表示装置およびその製造方法 |
| DE19737561C1 (de) * | 1997-08-28 | 1999-04-15 | Forschungszentrum Juelich Gmbh | Mehrfarbensensor |
| US5952686A (en) * | 1997-12-03 | 1999-09-14 | Hewlett-Packard Company | Salient integration mode active pixel sensor |
| JPH11274454A (ja) * | 1998-03-19 | 1999-10-08 | Canon Inc | 固体撮像装置及びその形成方法 |
| US6114739A (en) * | 1998-10-19 | 2000-09-05 | Agilent Technologies | Elevated pin diode active pixel sensor which includes a patterned doped semiconductor electrode |
| US6018187A (en) * | 1998-10-19 | 2000-01-25 | Hewlett-Packard Cmpany | Elevated pin diode active pixel sensor including a unique interconnection structure |
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| US6713796B1 (en) | 2001-01-19 | 2004-03-30 | Dalsa, Inc. | Isolated photodiode |
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|---|---|---|---|---|
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| JPS5840985A (ja) * | 1981-09-04 | 1983-03-10 | Hitachi Ltd | 固体撮像素子 |
| JPS6047574A (ja) * | 1983-08-26 | 1985-03-14 | Toshiba Corp | 固体撮像装置 |
| JPS60161664A (ja) * | 1984-02-01 | 1985-08-23 | Sharp Corp | 密着型二次元画像読取装置 |
| US4878097A (en) * | 1984-05-15 | 1989-10-31 | Eastman Kodak Company | Semiconductor photoelectric conversion device and method for making same |
| JPS6149569A (ja) * | 1984-08-17 | 1986-03-11 | Matsushita Electronics Corp | 固体撮像装置 |
| JPS61216358A (ja) * | 1985-03-20 | 1986-09-26 | Fuji Electric Co Ltd | 視覚センサ |
| EP0277016B1 (en) * | 1987-01-29 | 1998-04-15 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus |
| EP0364780B1 (en) * | 1988-09-30 | 1997-03-12 | Kanegafuchi Kagaku Kogyo Kabushiki Kaisha | Solar cell with a transparent electrode |
| JPH02275670A (ja) * | 1989-01-18 | 1990-11-09 | Canon Inc | 光電変換装置および画像読取装置 |
-
1991
- 1991-01-11 JP JP3012596A patent/JP2765635B2/ja not_active Expired - Fee Related
- 1991-12-31 US US07/815,029 patent/US5245201A/en not_active Expired - Fee Related
-
1992
- 1992-01-06 CA CA002058778A patent/CA2058778C/en not_active Expired - Fee Related
- 1992-01-10 EP EP92100365A patent/EP0494694B1/en not_active Expired - Lifetime
- 1992-01-10 DE DE69227602T patent/DE69227602T2/de not_active Expired - Fee Related
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| US5245201A (en) | 1993-09-14 |
| EP0494694A2 (en) | 1992-07-15 |
| DE69227602D1 (de) | 1998-12-24 |
| CA2058778A1 (en) | 1992-07-12 |
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| EP0494694A3 (en) | 1992-07-29 |
| EP0494694B1 (en) | 1998-11-18 |
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