JPH04271507A - ディジタルトランスバーサルフィルタ - Google Patents
ディジタルトランスバーサルフィルタInfo
- Publication number
- JPH04271507A JPH04271507A JP5316491A JP5316491A JPH04271507A JP H04271507 A JPH04271507 A JP H04271507A JP 5316491 A JP5316491 A JP 5316491A JP 5316491 A JP5316491 A JP 5316491A JP H04271507 A JPH04271507 A JP H04271507A
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock
- odd
- input data
- tap coefficients
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＩＲ型のディジタル
トランスバーサルフィルタの構成に関し、特にディジタ
ル復調器に用いられるディジタルトランスバーサルフィ
ルタ（以下ＤＴＦという）に関するものである。
トランスバーサルフィルタの構成に関し、特にディジタ
ル復調器に用いられるディジタルトランスバーサルフィ
ルタ（以下ＤＴＦという）に関するものである。
【０００２】無線通信におけるディジタル復調器におい
ては、ベースバンドで信号処理を行う場合、通常、アナ
ログディジタル（Ａ／Ｄ）変換の段階でアナログ信号を
１周期４サンプルし、そのデータをＤＴＦによって波形
整形して、タイミング再生等を行っている。
ては、ベースバンドで信号処理を行う場合、通常、アナ
ログディジタル（Ａ／Ｄ）変換の段階でアナログ信号を
１周期４サンプルし、そのデータをＤＴＦによって波形
整形して、タイミング再生等を行っている。
【０００３】このようなＤＴＦにおいては、高ビットレ
ートに対応可能なものであることが要望される。またビ
ットレートが同じ場合は、ハードウエア規模を縮小する
ことができるものであることが要望される。さらに、タ
ップ係数を変化させてタイミング再生を行う方式に対応
できるものであることが要望される。
ートに対応可能なものであることが要望される。またビ
ットレートが同じ場合は、ハードウエア規模を縮小する
ことができるものであることが要望される。さらに、タ
ップ係数を変化させてタイミング再生を行う方式に対応
できるものであることが要望される。
【０００４】
【従来の技術】ディジタル復調器において、ベースバン
ドで信号処理を行う場合には、入力アナログ信号を１周
期４サンプルでＡ／Ｄ変換を行った結果のデータに対し
て、ＤＴＦによって波形整形の処理を行ってタイミング
再生等を行っている。この場合のビットレートは、ＤＴ
Ｆやタイミング再生回路および搬送波再生回路の動作速
度に依存する。特にＤＴＦのタップ数が多い（例えば２
５タップ等）場合には、ＤＴＦ内部の乗算器等の演算速
度がネックになって、高ビットレートのものを実現でき
ない場合が多い。
ドで信号処理を行う場合には、入力アナログ信号を１周
期４サンプルでＡ／Ｄ変換を行った結果のデータに対し
て、ＤＴＦによって波形整形の処理を行ってタイミング
再生等を行っている。この場合のビットレートは、ＤＴ
Ｆやタイミング再生回路および搬送波再生回路の動作速
度に依存する。特にＤＴＦのタップ数が多い（例えば２
５タップ等）場合には、ＤＴＦ内部の乗算器等の演算速
度がネックになって、高ビットレートのものを実現でき
ない場合が多い。
【０００５】図９は従来のＤＴＦの回路構成例を示した
ものであって、６タップの場合を例示し、１１１ 〜１
１６，１２１ 〜１２６ はフリップフロップ（ＦＦ）
、１３１ 〜１３６ は乗算器、１４１ 〜１４６，１
５１ 〜１５６ はフリップフロップ（ＦＦ）、１６１
〜１６５ は加算器である。
ものであって、６タップの場合を例示し、１１１ 〜１
１６，１２１ 〜１２６ はフリップフロップ（ＦＦ）
、１３１ 〜１３６ は乗算器、１４１ 〜１４６，１
５１ 〜１５６ はフリップフロップ（ＦＦ）、１６１
〜１６５ は加算器である。
【０００６】図９に示されたＤＴＦにおいては、各ＦＦ
は入力信号のビットレートＲの４倍のビットレートのク
ロックで動作する。タップ係数Ｃ１ 〜Ｃ６ をＦＦ１
１１ 〜１１６ に取り込むとともに、入力をＦＦ１２
１ 〜１２６ に並列に取り込み、対応するＦＦの出力
をそれぞれ乗算器１３１ 〜１３６ において乗算して
、乗算結果をＦＦ１４１ 〜１４６ に保持する。そし
て、ＦＦ１４１ の出力をＦＦ１５１ で遅延した信号
とＦＦ１４２ の出力とを加算器１６１ で加算してＦ
Ｆ１５２ に保持し、ＦＦ１５２ の出力とＦＦ１４３
の出力とを加算器１６２ で加算してＦＦ１５３ に
保持し、以下同様に順次積和の演算を行うことによって
、入力信号に対して波形整形した出力信号を得る。
は入力信号のビットレートＲの４倍のビットレートのク
ロックで動作する。タップ係数Ｃ１ 〜Ｃ６ をＦＦ１
１１ 〜１１６ に取り込むとともに、入力をＦＦ１２
１ 〜１２６ に並列に取り込み、対応するＦＦの出力
をそれぞれ乗算器１３１ 〜１３６ において乗算して
、乗算結果をＦＦ１４１ 〜１４６ に保持する。そし
て、ＦＦ１４１ の出力をＦＦ１５１ で遅延した信号
とＦＦ１４２ の出力とを加算器１６１ で加算してＦ
Ｆ１５２ に保持し、ＦＦ１５２ の出力とＦＦ１４３
の出力とを加算器１６２ で加算してＦＦ１５３ に
保持し、以下同様に順次積和の演算を行うことによって
、入力信号に対して波形整形した出力信号を得る。
【０００７】
【発明が解決しようとする課題】従来のＤＴＦにおいて
は、図９の例に示されるように、入力信号と所要数のタ
ップ係数とを並列に乗算した結果に対して、各乗算結果
を順次足し合わせる積和の演算を行って出力を得るよう
になっている。そのため乗算器における演算速度によっ
て、その動作速度が制限され、高ビットレートのものを
実現することが困難であるという問題があった。
は、図９の例に示されるように、入力信号と所要数のタ
ップ係数とを並列に乗算した結果に対して、各乗算結果
を順次足し合わせる積和の演算を行って出力を得るよう
になっている。そのため乗算器における演算速度によっ
て、その動作速度が制限され、高ビットレートのものを
実現することが困難であるという問題があった。
【０００８】本発明はこのような従来技術の課題を解決
しようとするものであって、乗算器における演算速度を
従来のＤＴＦの場合の１／２にすることができ、従って
同一乗算器を使用した場合は、より高ビットレートに対
応することができるＤＴＦを提供することを目的として
いる。
しようとするものであって、乗算器における演算速度を
従来のＤＴＦの場合の１／２にすることができ、従って
同一乗算器を使用した場合は、より高ビットレートに対
応することができるＤＴＦを提供することを目的として
いる。
【０００９】
【課題を解決するための手段】本発明は、図１において
（ａ）にその原理的構成を示すように、複数個のタップ
係数と入力データとをそれぞれ乗算した結果を順次累加
することによって出力を得るディジタルトランスバーサ
ルフィルタにおいて、入力データをその４倍の速度のク
ロックでサンプルしたデータと複数個のタップ係数中奇
数番目のタップ係数とを入力データの２倍の速度のクロ
ックでそれぞれ乗算して結果を順次累加する奇数側演算
部１と、入力サンプルと複数個のタップ係数中偶数番目
のタップ係数とを入力データの２倍の速度のクロックの
反転クロックでそれぞれ乗算して結果を順次累加する偶
数側演算部２と、奇数側演算部１の出力と偶数側演算部
２の出力とを加算する加算部３とを有することを特徴と
するものである。
（ａ）にその原理的構成を示すように、複数個のタップ
係数と入力データとをそれぞれ乗算した結果を順次累加
することによって出力を得るディジタルトランスバーサ
ルフィルタにおいて、入力データをその４倍の速度のク
ロックでサンプルしたデータと複数個のタップ係数中奇
数番目のタップ係数とを入力データの２倍の速度のクロ
ックでそれぞれ乗算して結果を順次累加する奇数側演算
部１と、入力サンプルと複数個のタップ係数中偶数番目
のタップ係数とを入力データの２倍の速度のクロックの
反転クロックでそれぞれ乗算して結果を順次累加する偶
数側演算部２と、奇数側演算部１の出力と偶数側演算部
２の出力とを加算する加算部３とを有することを特徴と
するものである。
【００１０】また本発明は、図１において（ｂ）にその
原理的構成を示すように、複数個のタップ係数と入力デ
ータとをそれぞれ乗算した結果を順次累加することによ
って出力を得るディジタルトランスバーサルフィルタに
おいて、入力データをその４倍の速度のクロックでサン
プルしたデータと複数個のタップ係数中奇数番目のタッ
プ係数および偶数番目のタップ係数とを交互に順次乗算
する乗算部４と、乗算部４の奇数番目のタップ係数との
演算結果を入力データの２倍の速度のクロックごとに順
次累加する奇数側累加部５と、乗算部４の偶数番目のタ
ップ係数との演算結果を入力データの２倍の速度のクロ
ックの反転クロックごとに順次累加する偶数側累加部６
と、奇数側累加部５の出力と偶数側累加部６の出力とを
加算する加算部７とを有することを特徴とするものであ
る。
原理的構成を示すように、複数個のタップ係数と入力デ
ータとをそれぞれ乗算した結果を順次累加することによ
って出力を得るディジタルトランスバーサルフィルタに
おいて、入力データをその４倍の速度のクロックでサン
プルしたデータと複数個のタップ係数中奇数番目のタッ
プ係数および偶数番目のタップ係数とを交互に順次乗算
する乗算部４と、乗算部４の奇数番目のタップ係数との
演算結果を入力データの２倍の速度のクロックごとに順
次累加する奇数側累加部５と、乗算部４の偶数番目のタ
ップ係数との演算結果を入力データの２倍の速度のクロ
ックの反転クロックごとに順次累加する偶数側累加部６
と、奇数側累加部５の出力と偶数側累加部６の出力とを
加算する加算部７とを有することを特徴とするものであ
る。
【００１１】
【作用】ディジタル復調器のタイミング再生方式として
、ＤＴＦの出力をダブルサンプリングして位相差を検出
する方法があるが、この場合は４サンプルデータ中、復
調データ点とゼロクロス点の２点のデータがあればタイ
ミングを再生できる。そこでＤＴＦの演算では、Ａ／Ｄ
変換後の４サンプルデータに対して、データ点とゼロク
ロス点の２サンプル分のデータを出力するデシメーショ
ン（ｄｅｃｉｍａｔｉｏｎ） を行えばよい。ただしこ
の場合、演算精度を損なわないようにするため、４サン
プルデータに対してすべて演算を行った上で、必要な２
サンプルのデータを出力させるようにする必要がある。 この点に着目して、図１に示すような構成にすることに
よって、従来のＤＴＦの１／２の演算速度で所要の演算
を行わせることができる。
、ＤＴＦの出力をダブルサンプリングして位相差を検出
する方法があるが、この場合は４サンプルデータ中、復
調データ点とゼロクロス点の２点のデータがあればタイ
ミングを再生できる。そこでＤＴＦの演算では、Ａ／Ｄ
変換後の４サンプルデータに対して、データ点とゼロク
ロス点の２サンプル分のデータを出力するデシメーショ
ン（ｄｅｃｉｍａｔｉｏｎ） を行えばよい。ただしこ
の場合、演算精度を損なわないようにするため、４サン
プルデータに対してすべて演算を行った上で、必要な２
サンプルのデータを出力させるようにする必要がある。 この点に着目して、図１に示すような構成にすることに
よって、従来のＤＴＦの１／２の演算速度で所要の演算
を行わせることができる。
【００１２】本発明のＤＴＦにおいては、図１において
（ａ）に示すように、複数個のタップ係数と入力データ
とをそれぞれ乗算した結果を順次累加することによって
出力を得るディジタルトランスバーサルフィルタにおい
て、奇数側演算部１を設けて、入力データをその４倍の
速度のクロックでサンプルしたデータと複数個のタップ
係数中奇数番目のタップ係数とを入力データの２倍の速
度のクロックでそれぞれ乗算して結果を順次累加し、偶
数側演算部２を設けて、入力サンプルと複数個のタップ
係数中偶数番目のタップ係数とを入力データの２倍の速
度のクロックの反転クロックでそれぞれ乗算して結果を
順次累加し、加算部３を設けて、奇数側演算部１の出力
と偶数側演算部２の出力とを加算してＤＴＦの出力を発
生するようにしたので、従来のＤＴＦの場合と比べて１
／２の演算速度で乗算器の演算を行って、所望の出力を
得ることができる。
（ａ）に示すように、複数個のタップ係数と入力データ
とをそれぞれ乗算した結果を順次累加することによって
出力を得るディジタルトランスバーサルフィルタにおい
て、奇数側演算部１を設けて、入力データをその４倍の
速度のクロックでサンプルしたデータと複数個のタップ
係数中奇数番目のタップ係数とを入力データの２倍の速
度のクロックでそれぞれ乗算して結果を順次累加し、偶
数側演算部２を設けて、入力サンプルと複数個のタップ
係数中偶数番目のタップ係数とを入力データの２倍の速
度のクロックの反転クロックでそれぞれ乗算して結果を
順次累加し、加算部３を設けて、奇数側演算部１の出力
と偶数側演算部２の出力とを加算してＤＴＦの出力を発
生するようにしたので、従来のＤＴＦの場合と比べて１
／２の演算速度で乗算器の演算を行って、所望の出力を
得ることができる。
【００１３】また本発明のＤＴＦにおいては、図１にお
いて（ｂ）に示すように、複数個のタップ係数と入力デ
ータとをそれぞれ乗算した結果を順次累加することによ
って出力を得るディジタルトランスバーサルフィルタに
おいて、乗算部４を設けて、入力データをその４倍の速
度のクロックでサンプルしたデータと複数個のタップ係
数中奇数番目のタップ係数および偶数番目のタップ係数
とを交互に順次乗算し、奇数側累加部５を設けて、乗算
部４の奇数番目のタップ係数との演算結果を入力データ
の２倍の速度のクロックごとに順次累加し、偶数側累加
部６を設けて、乗算部４の偶数番目のタップ係数との演
算結果を入力データの２倍の速度のクロックの反転クロ
ックごとに順次累加し、加算部７を設けて、奇数側累加
部５の出力と偶数側累加部６の出力とを加算してＤＴＦ
の出力を発生するようにしたので、従来のＤＴＦの場合
と比べて１／２の演算速度で乗算器の演算を行って、所
望の出力を得ることができる。
いて（ｂ）に示すように、複数個のタップ係数と入力デ
ータとをそれぞれ乗算した結果を順次累加することによ
って出力を得るディジタルトランスバーサルフィルタに
おいて、乗算部４を設けて、入力データをその４倍の速
度のクロックでサンプルしたデータと複数個のタップ係
数中奇数番目のタップ係数および偶数番目のタップ係数
とを交互に順次乗算し、奇数側累加部５を設けて、乗算
部４の奇数番目のタップ係数との演算結果を入力データ
の２倍の速度のクロックごとに順次累加し、偶数側累加
部６を設けて、乗算部４の偶数番目のタップ係数との演
算結果を入力データの２倍の速度のクロックの反転クロ
ックごとに順次累加し、加算部７を設けて、奇数側累加
部５の出力と偶数側累加部６の出力とを加算してＤＴＦ
の出力を発生するようにしたので、従来のＤＴＦの場合
と比べて１／２の演算速度で乗算器の演算を行って、所
望の出力を得ることができる。
【００１４】
【実施例】図２は本発明の一実施例を示したものであっ
て、６タップのＤＴＦを構成した場合を例示し、２０は
入力のビットレートＲの４倍のビットレートのクロック
４ＣＫで動作するフリップフロップ（ＦＦ）、２１１，
２１３，２１５，２２１，２２３，２２５ は２倍のビ
ットレートのクロック２ＣＫで動作するフリップフロッ
プ（ＦＦ）、２３１，２３３，２３５ は乗算器、２４
１，２４３，２４５，２５１，２５３，２５５ はクロ
ック２ＣＫで動作するフリップフロップ（ＦＦ）、２６
１，２６３ は加算器であって、これらは奇数側演算部
を構成している。２１２，２１４，２１６，２２２，２
２４，２２６ は２倍のビットレートの反転クロック＊
２ＣＫで動作するフリップフロップ（ＦＦ）、２３２，
２３４，２３６ は乗算器、２４２，２４４，２４６，
２５２，２５４，２５６ は反転クロック＊２ＣＫで動
作するフリップフロップ（ＦＦ）、２６２，２６４ は
加算器であって、これらは偶数側演算部を構成している
。２７はクロック２ＣＫで動作するフリップフロップ（
ＦＦ）、２８は加算器、２９はクロック２ＣＫで動作す
るフリップフロップ（ＦＦ）である。
て、６タップのＤＴＦを構成した場合を例示し、２０は
入力のビットレートＲの４倍のビットレートのクロック
４ＣＫで動作するフリップフロップ（ＦＦ）、２１１，
２１３，２１５，２２１，２２３，２２５ は２倍のビ
ットレートのクロック２ＣＫで動作するフリップフロッ
プ（ＦＦ）、２３１，２３３，２３５ は乗算器、２４
１，２４３，２４５，２５１，２５３，２５５ はクロ
ック２ＣＫで動作するフリップフロップ（ＦＦ）、２６
１，２６３ は加算器であって、これらは奇数側演算部
を構成している。２１２，２１４，２１６，２２２，２
２４，２２６ は２倍のビットレートの反転クロック＊
２ＣＫで動作するフリップフロップ（ＦＦ）、２３２，
２３４，２３６ は乗算器、２４２，２４４，２４６，
２５２，２５４，２５６ は反転クロック＊２ＣＫで動
作するフリップフロップ（ＦＦ）、２６２，２６４ は
加算器であって、これらは偶数側演算部を構成している
。２７はクロック２ＣＫで動作するフリップフロップ（
ＦＦ）、２８は加算器、２９はクロック２ＣＫで動作す
るフリップフロップ（ＦＦ）である。
【００１５】４サンプルデータ入力は、ＦＦ２０にクロ
ック４ＣＫで取り込まれたのち、奇数側演算部のＦＦ２
２１，２２３，２２５ にクロック２ＣＫで取り込まれ
、ＦＦ２１１，２１３，２１５ にそれぞれクロック２
ＣＫで取り込まれた奇数番号のタップ係数Ｃ１，Ｃ３，
Ｃ５ と、乗算器２３１，２３３，２３５ で乗算され
て、乗算結果はＦＦ２４１，２４３，２４５ にクロッ
ク２ＣＫで取り込まれる。そして、ＦＦ２４１ の出力
をＦＦ２５１ で遅延した信号とＦＦ２４３ の出力と
を加算器２６１ で加算してＦＦ２５３ に保持し、Ｆ
Ｆ２５３ の出力とＦＦ２４５ の出力とを加算器２６
３ で加算してＦＦ２５５ に保持する。
ック４ＣＫで取り込まれたのち、奇数側演算部のＦＦ２
２１，２２３，２２５ にクロック２ＣＫで取り込まれ
、ＦＦ２１１，２１３，２１５ にそれぞれクロック２
ＣＫで取り込まれた奇数番号のタップ係数Ｃ１，Ｃ３，
Ｃ５ と、乗算器２３１，２３３，２３５ で乗算され
て、乗算結果はＦＦ２４１，２４３，２４５ にクロッ
ク２ＣＫで取り込まれる。そして、ＦＦ２４１ の出力
をＦＦ２５１ で遅延した信号とＦＦ２４３ の出力と
を加算器２６１ で加算してＦＦ２５３ に保持し、Ｆ
Ｆ２５３ の出力とＦＦ２４５ の出力とを加算器２６
３ で加算してＦＦ２５５ に保持する。
【００１６】ＦＦ２０にクロック４ＣＫで取り込まれた
データは、偶数側演算部のＦＦ２２２，２２４，２２６
にクロック＊２ＣＫで取り込まれ、ＦＦ２１２，２１
４，２１６ にそれぞれクロック＊２ＣＫで取り込まれ
た偶数番号のタップ係数Ｃ２，Ｃ４，Ｃ６ と、乗算器
２３２，２３４，２３６ で乗算されて、乗算結果はＦ
Ｆ２４２，２４４，２４６ にクロック＊２ＣＫで取り
込まれる。そして、ＦＦ２４２ の出力をＦＦ２５２
で遅延した信号とＦＦ２４４ の出力とを加算器２６２
で加算してＦＦ２５４ に保持し、ＦＦ２５４ の出
力とＦＦ２４６ の出力とを加算器２６４ で加算して
ＦＦ２５６ に保持する。ＦＦ２５６ の出力は、クロ
ック２ＣＫでＦＦ２７に取り込まれる。
データは、偶数側演算部のＦＦ２２２，２２４，２２６
にクロック＊２ＣＫで取り込まれ、ＦＦ２１２，２１
４，２１６ にそれぞれクロック＊２ＣＫで取り込まれ
た偶数番号のタップ係数Ｃ２，Ｃ４，Ｃ６ と、乗算器
２３２，２３４，２３６ で乗算されて、乗算結果はＦ
Ｆ２４２，２４４，２４６ にクロック＊２ＣＫで取り
込まれる。そして、ＦＦ２４２ の出力をＦＦ２５２
で遅延した信号とＦＦ２４４ の出力とを加算器２６２
で加算してＦＦ２５４ に保持し、ＦＦ２５４ の出
力とＦＦ２４６ の出力とを加算器２６４ で加算して
ＦＦ２５６ に保持する。ＦＦ２５６ の出力は、クロ
ック２ＣＫでＦＦ２７に取り込まれる。
【００１７】ＦＦ２５５ に保持された奇数側のデータ
とＦＦ２７に保持された偶数側のデータとは、加算器２
８で加算され、ＦＦ２９でクロック２ＣＫで整形されて
出力される。図２に示されたＤＴＦでは、デシメーショ
ンが行われて、図９に示された従来のＤＴＦの場合と比
べて乗算器の演算速度を１／２にすることが可能となる
。
とＦＦ２７に保持された偶数側のデータとは、加算器２
８で加算され、ＦＦ２９でクロック２ＣＫで整形されて
出力される。図２に示されたＤＴＦでは、デシメーショ
ンが行われて、図９に示された従来のＤＴＦの場合と比
べて乗算器の演算速度を１／２にすることが可能となる
。
【００１８】図３は、図２の実施例における各部信号を
示すタイムチャートであって、入力をＦＦ２０で取り込
んだデータｉ（ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，…）に
対する奇数側演算部の各部出力であるＦＦ２２１，２２
３，２２５ の奇数側取り込みデータｄｅ （ｘ１，ｘ
３，ｘ５，…）、ＦＦ２１１，２１３，２１５ の奇数
側取り込みタップ係数ｔ１ （Ｃ１ ），ｔ３ （Ｃ３
），ｔ５ （Ｃ５ ）、奇数側乗算器２３１，２３３
，２３５ の出力データｍ１，ｍ３，ｍ５ 、奇数側の
加算演算を示すＦＦ２５１，２５３，２５５ の出力デ
ータａ１，ａ３，ａ５ 、奇数側演算部の出力データｏ
ｏ とを示している。また偶数側演算部については出力
データｏｅ のみが示されている。なお図中においては
、乗算結果の出力を添字のみによって、例えばＣ１ ｘ
１ を１１のように表している。奇数側出力データｏｏ
と偶数側出力データｏｅ とを加算することによって
ＤＴＦ出力を生じる。
示すタイムチャートであって、入力をＦＦ２０で取り込
んだデータｉ（ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，…）に
対する奇数側演算部の各部出力であるＦＦ２２１，２２
３，２２５ の奇数側取り込みデータｄｅ （ｘ１，ｘ
３，ｘ５，…）、ＦＦ２１１，２１３，２１５ の奇数
側取り込みタップ係数ｔ１ （Ｃ１ ），ｔ３ （Ｃ３
），ｔ５ （Ｃ５ ）、奇数側乗算器２３１，２３３
，２３５ の出力データｍ１，ｍ３，ｍ５ 、奇数側の
加算演算を示すＦＦ２５１，２５３，２５５ の出力デ
ータａ１，ａ３，ａ５ 、奇数側演算部の出力データｏ
ｏ とを示している。また偶数側演算部については出力
データｏｅ のみが示されている。なお図中においては
、乗算結果の出力を添字のみによって、例えばＣ１ ｘ
１ を１１のように表している。奇数側出力データｏｏ
と偶数側出力データｏｅ とを加算することによって
ＤＴＦ出力を生じる。
【００１９】図４は、図３に示されたＤＴＦの演算結果
と２サンプル出力データとの関係を示したものであって
、（ａ）は４サンプルデータを示し、（ｂ）はＤＴＦ入
力データ列ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，…に対する
ＤＴＦ演算結果の出力を示している。図３および図４を
参照することによって、本発明によれば、４サンプルデ
ータ中、必要なＤ点およびＺ点についての２サンプルデ
ータだけをＤＴＦの出力とすることができることが明ら
かである。
と２サンプル出力データとの関係を示したものであって
、（ａ）は４サンプルデータを示し、（ｂ）はＤＴＦ入
力データ列ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，…に対する
ＤＴＦ演算結果の出力を示している。図３および図４を
参照することによって、本発明によれば、４サンプルデ
ータ中、必要なＤ点およびＺ点についての２サンプルデ
ータだけをＤＴＦの出力とすることができることが明ら
かである。
【００２０】図５は本発明の他の実施例を示したもので
あって、タップ係数をクロックごとに変化させてタイミ
ングを再生する方式に用いる場合のＤＴＦの回路構成の
例を示し、３０は図２に示された実施例と同様のＤＴＦ
を示し、３１１ 〜３１６ はそれぞれＤＴＦ３０のタ
ップ係数Ｃ１ 〜Ｃ６ に対応するリードオンリーメモ
リ（ＲＯＭ）、３２１ 〜３２６ はそれぞれＲＯＭ３
１１ 〜３１６ に対応して設けられたシフトレジスタ
（ＳＲ）であって、ＳＲ３１１，３１４ は１段，ＳＲ
３１２，３１５ は２段，ＳＲ３１３，３１６ は３段
から構成されている。
あって、タップ係数をクロックごとに変化させてタイミ
ングを再生する方式に用いる場合のＤＴＦの回路構成の
例を示し、３０は図２に示された実施例と同様のＤＴＦ
を示し、３１１ 〜３１６ はそれぞれＤＴＦ３０のタ
ップ係数Ｃ１ 〜Ｃ６ に対応するリードオンリーメモ
リ（ＲＯＭ）、３２１ 〜３２６ はそれぞれＲＯＭ３
１１ 〜３１６ に対応して設けられたシフトレジスタ
（ＳＲ）であって、ＳＲ３１１，３１４ は１段，ＳＲ
３１２，３１５ は２段，ＳＲ３１３，３１６ は３段
から構成されている。
【００２１】図５の実施例においては、ＤＴＦ３０のタ
ップ係数Ｃ１ 〜Ｃ６ をそれぞれＲＯＭ３２１ 〜３
２６ に予め記憶させておき、タイミング制御信号およ
びアドレス信号に応じて読み出し、ＳＲ３１１ 〜３１
６ によって所要の時間遅延させてＤＴＦ３０に与える
ことによって、図２の実施例の場合と同様にＤＴＦ動作
を行わせることができる。図５の実施例によれば、ＤＴ
Ｆをディジタル復調器のタイミング再生回路に使用した
ような場合、ＤＴＦのタップ係数をクロックごとに変化
させてタイミングを再生することができる。
ップ係数Ｃ１ 〜Ｃ６ をそれぞれＲＯＭ３２１ 〜３
２６ に予め記憶させておき、タイミング制御信号およ
びアドレス信号に応じて読み出し、ＳＲ３１１ 〜３１
６ によって所要の時間遅延させてＤＴＦ３０に与える
ことによって、図２の実施例の場合と同様にＤＴＦ動作
を行わせることができる。図５の実施例によれば、ＤＴ
Ｆをディジタル復調器のタイミング再生回路に使用した
ような場合、ＤＴＦのタップ係数をクロックごとに変化
させてタイミングを再生することができる。
【００２２】図６は、図５の実施例におけるタップ係数
のロード方法を示すタイムチャートであって、奇数側演
算部に対するタップ係数のロードを例示し、ＲＯＭ（１
）３２１，ＲＯＭ（３）３２３，ＲＯＭ（５）３２５
からクロック２ＣＫに応じてタップ係数が読み出され、
これに基づいてＳＲ（１）３１１，ＳＲ（３）３１３，
ＳＲ（５）３１５から所要のタイミングでタップ係数が
出力されてＤＴＦ３０にロードされることが示されてい
る。 なおタップ係数用ＲＯＭは、奇数側演算部用と偶数側演
算部用とを多重化して用いるように構成することも可能
である。
のロード方法を示すタイムチャートであって、奇数側演
算部に対するタップ係数のロードを例示し、ＲＯＭ（１
）３２１，ＲＯＭ（３）３２３，ＲＯＭ（５）３２５
からクロック２ＣＫに応じてタップ係数が読み出され、
これに基づいてＳＲ（１）３１１，ＳＲ（３）３１３，
ＳＲ（５）３１５から所要のタイミングでタップ係数が
出力されてＤＴＦ３０にロードされることが示されてい
る。 なおタップ係数用ＲＯＭは、奇数側演算部用と偶数側演
算部用とを多重化して用いるように構成することも可能
である。
【００２３】図７は本発明のさらに他の実施例を示した
ものであって、多重処理を行う場合を示し、６タップの
場合を例示している。４０， ４１１，４１２，４１３
，４２１，４２２，４２３ は入力のビットレートＲの
４倍のビットレートのクロック４ＣＫで動作するフリッ
プフロップ（ＦＦ）、４３１，４３２，４３３ は乗算
器、４４１，４４２，４４３，は２倍のビットレートの
クロック２ＣＫで動作するフリップフロップ（ＦＦ）、
４５１，４５２ は加算器、４６１，４６２，４６３
は２倍のビットレートの反転クロック＊２ＣＫで動作す
るフリップフロップ（ＦＦ）、４７１，４７２，４８は
加算器、４９はクロック２ＣＫで動作するフリップフロ
ップ（ＦＦ）である。
ものであって、多重処理を行う場合を示し、６タップの
場合を例示している。４０， ４１１，４１２，４１３
，４２１，４２２，４２３ は入力のビットレートＲの
４倍のビットレートのクロック４ＣＫで動作するフリッ
プフロップ（ＦＦ）、４３１，４３２，４３３ は乗算
器、４４１，４４２，４４３，は２倍のビットレートの
クロック２ＣＫで動作するフリップフロップ（ＦＦ）、
４５１，４５２ は加算器、４６１，４６２，４６３
は２倍のビットレートの反転クロック＊２ＣＫで動作す
るフリップフロップ（ＦＦ）、４７１，４７２，４８は
加算器、４９はクロック２ＣＫで動作するフリップフロ
ップ（ＦＦ）である。
【００２４】４サンプルデータ入力は、ＦＦ４０にクロ
ック４ＣＫで取り込まれたのち、ＦＦ４２１，４２２，
４２３ にクロック４ＣＫで取り込まれる。奇数番号の
タップ係数についての演算を行うときは、ＦＦ４１１，
４１２，４１３ にそれぞれクロック４ＣＫで奇数番号
のタップ係数Ｃ１，Ｃ３，Ｃ５ が取り込まれ、偶数番
号のタップ係数についての演算を行うときは、ＦＦ４１
１，４１２，４１３ にそれぞれクロック４ＣＫで偶数
番号のタップ係数Ｃ２，Ｃ４，Ｃ６ が取り込まれる。 乗算器４３１，４３２，４３３ においては、ＦＦ４２
１，４２２，４２３ に取り込まれたデータ入力と、Ｆ
Ｆ４１１，４１２，４１３ に取り込まれたタップ係数
との乗算を行い、乗算結果は奇数番号のタップ係数の場
合は、乗算器４３１の出力をＦＦ４４１ で遅延した信
号と乗算器４３２ の出力とを加算器４５１ で加算し
てＦＦ４４２ に保持し、ＦＦ４４２ の出力と乗算器
４３３ の出力とを加算器４５２ で加算してＦＦ４４
３ に保持し、偶数番号のタップ係数の場合は、乗算器
４３１ の出力をＦＦ４６１ で遅延した信号と乗算器
４３２ の出力とを加算器４７１ で加算してＦＦ４６
２ に保持し、ＦＦ４６２ の出力と乗算器４３３ の
出力とを加算器４７２ で加算してＦＦ４６３ に保持
する。そして加算器４８でＦＦ４４３ の出力と、ＦＦ
４６３ の出力とを加算し、加算結果の出力をＦＦ４９
で整形して出力を発生する。
ック４ＣＫで取り込まれたのち、ＦＦ４２１，４２２，
４２３ にクロック４ＣＫで取り込まれる。奇数番号の
タップ係数についての演算を行うときは、ＦＦ４１１，
４１２，４１３ にそれぞれクロック４ＣＫで奇数番号
のタップ係数Ｃ１，Ｃ３，Ｃ５ が取り込まれ、偶数番
号のタップ係数についての演算を行うときは、ＦＦ４１
１，４１２，４１３ にそれぞれクロック４ＣＫで偶数
番号のタップ係数Ｃ２，Ｃ４，Ｃ６ が取り込まれる。 乗算器４３１，４３２，４３３ においては、ＦＦ４２
１，４２２，４２３ に取り込まれたデータ入力と、Ｆ
Ｆ４１１，４１２，４１３ に取り込まれたタップ係数
との乗算を行い、乗算結果は奇数番号のタップ係数の場
合は、乗算器４３１の出力をＦＦ４４１ で遅延した信
号と乗算器４３２ の出力とを加算器４５１ で加算し
てＦＦ４４２ に保持し、ＦＦ４４２ の出力と乗算器
４３３ の出力とを加算器４５２ で加算してＦＦ４４
３ に保持し、偶数番号のタップ係数の場合は、乗算器
４３１ の出力をＦＦ４６１ で遅延した信号と乗算器
４３２ の出力とを加算器４７１ で加算してＦＦ４６
２ に保持し、ＦＦ４６２ の出力と乗算器４３３ の
出力とを加算器４７２ で加算してＦＦ４６３ に保持
する。そして加算器４８でＦＦ４４３ の出力と、ＦＦ
４６３ の出力とを加算し、加算結果の出力をＦＦ４９
で整形して出力を発生する。
【００２５】図７の実施例によれば、入力データとタッ
プ係数との乗算を行う部分を、奇数番号のタップ係数の
演算と奇数番号のタップ係数の演算とに共用しているの
で、ハードウエア規模が縮小される。
プ係数との乗算を行う部分を、奇数番号のタップ係数の
演算と奇数番号のタップ係数の演算とに共用しているの
で、ハードウエア規模が縮小される。
【００２６】なお、図７に示された実施例の場合も、タ
ップ係数を予めＲＯＭに記憶させておき、これを読み出
して所要のタイミングで乗算器に与えて乗算を行わせる
ようにすることもできる。またこのＲＯＭを、奇数側の
タップ係数と偶数側のタップ係数とで多重化して使用す
るようにしてもよい。これによって、ＤＴＦにおいて、
クロックごとにタップ係数を変化させる制御を行うこと
が可能となる。
ップ係数を予めＲＯＭに記憶させておき、これを読み出
して所要のタイミングで乗算器に与えて乗算を行わせる
ようにすることもできる。またこのＲＯＭを、奇数側の
タップ係数と偶数側のタップ係数とで多重化して使用す
るようにしてもよい。これによって、ＤＴＦにおいて、
クロックごとにタップ係数を変化させる制御を行うこと
が可能となる。
【００２７】図８は、本発明のＤＴＦを適用した復調器
を例示したものであって、５０は直交検波部、５１，５
２はアナログディジタル変換器（Ａ／Ｄ）、５３，５４
は本発明のＤＴＦ、５５はキャリアリカバリ（ＣＲ）、
５６はシンボルタイミングリカバリ（ＳＴＲ）、５７は
クロック源である。
を例示したものであって、５０は直交検波部、５１，５
２はアナログディジタル変換器（Ａ／Ｄ）、５３，５４
は本発明のＤＴＦ、５５はキャリアリカバリ（ＣＲ）、
５６はシンボルタイミングリカバリ（ＳＴＲ）、５７は
クロック源である。
【００２８】入力ＱＰＳＫ変調波信号は、直交検波部５
０において直交検波されて直交成分に分解され、Ａ／Ｄ
５１，５２においてそれぞれクロック源５７のクロック
を用いてディジタル信号に変換されて、ＤＴＦ５３，５
４に入力される。ＤＴＦ５３，５４は、ＳＴＲ５６から
それぞれタップ係数を設定されることによって、Ａ／Ｄ
５１，５２からのディジタル化された入力信号をそれぞ
れ波形整形して、ＣＲ５５に入力する。ＣＲ５５は、こ
の波形整形された直交信号入力からＩ成分とＱ成分とか
らなる復調データを発生して出力する。一方、ＳＴＲ５
６はＤＴＦ５３，５４の出力の位相差を検出して、位相
差に対応してタップ係数を発生して、ＤＴＦ５３，５４
に供給する。
０において直交検波されて直交成分に分解され、Ａ／Ｄ
５１，５２においてそれぞれクロック源５７のクロック
を用いてディジタル信号に変換されて、ＤＴＦ５３，５
４に入力される。ＤＴＦ５３，５４は、ＳＴＲ５６から
それぞれタップ係数を設定されることによって、Ａ／Ｄ
５１，５２からのディジタル化された入力信号をそれぞ
れ波形整形して、ＣＲ５５に入力する。ＣＲ５５は、こ
の波形整形された直交信号入力からＩ成分とＱ成分とか
らなる復調データを発生して出力する。一方、ＳＴＲ５
６はＤＴＦ５３，５４の出力の位相差を検出して、位相
差に対応してタップ係数を発生して、ＤＴＦ５３，５４
に供給する。
【００２９】図８に示された復調器では、例えば図５に
示されたＤＴＦを用いて、クロックごとにＤＴＦのタッ
プ係数を変化させることによって、入力波形の変化に応
じてＤＴＦ特性を変化させることができ、従って常に最
良の状態で復調を行うことができる。
示されたＤＴＦを用いて、クロックごとにＤＴＦのタッ
プ係数を変化させることによって、入力波形の変化に応
じてＤＴＦ特性を変化させることができ、従って常に最
良の状態で復調を行うことができる。
【００３０】
【発明の効果】以上説明したように本発明のＤＴＦによ
れば、従来のＤＴＦに比べて、乗算器の演算速度を１／
２にすることができるので、同じ乗算器を用いた場合は
、従来のＤＴＦの２倍のビットレートを実現することが
可能となる。また従来と同じビットレートの場合には、
乗算器で多重処理を行うことができるので、ハードウエ
ア規模を縮小することができる。またタップ係数をＲＯ
Ｍから与えるようにすれば、クロックごとにタップ係数
を変化させることができるので、ＤＴＦのタップ係数を
変化させながらタイミング再生を行う復調器等に適用す
ることが可能となる。
れば、従来のＤＴＦに比べて、乗算器の演算速度を１／
２にすることができるので、同じ乗算器を用いた場合は
、従来のＤＴＦの２倍のビットレートを実現することが
可能となる。また従来と同じビットレートの場合には、
乗算器で多重処理を行うことができるので、ハードウエ
ア規模を縮小することができる。またタップ係数をＲＯ
Ｍから与えるようにすれば、クロックごとにタップ係数
を変化させることができるので、ＤＴＦのタップ係数を
変化させながらタイミング再生を行う復調器等に適用す
ることが可能となる。
【図１】（ａ），（ｂ）は本発明の原理的構成を示す図
である。
である。
【図２】本発明の一実施例を示す図である。
【図３】図２の実施例における各部信号を示すタイムチ
ャートである。
ャートである。
【図４】本発明のＤＴＦの演算結果と２サンプル出力デ
ータとの関係を示す図であって、（ａ）は４サンプルデ
ータを示し、（ｂ）はＤＦＴ入力データ列ｘ１，ｘ２，
ｘ３，ｘ４，ｘ５，…に対するＤＦＴ演算結果の出力を
示す。
ータとの関係を示す図であって、（ａ）は４サンプルデ
ータを示し、（ｂ）はＤＦＴ入力データ列ｘ１，ｘ２，
ｘ３，ｘ４，ｘ５，…に対するＤＦＴ演算結果の出力を
示す。
【図５】本発明の他の実施例を示す図である。
【図６】タップ係数のロード方法を示すタイムチャート
である。
である。
【図７】本発明のさらに他の実施例を示す図である。
【図８】本発明のＤＴＦを適用した復調器を例示する図
である。
である。
【図９】従来のＤＴＦの回路構成例を示す図である。
１ 奇数側演算部
２ 偶数側演算部
３ 加算部
４ 乗算部
５ 奇数側累加部
６ 偶数側累加部
７ 加算部
Claims (5)
- 【請求項１】 複数個のタップ係数と入力データとを
それぞれ乗算した結果を順次累加することによって出力
を得るディジタルトランスバーサルフィルタにおいて、
入力データをその４倍の速度のクロックでサンプルした
データと前記複数個のタップ係数中奇数番目のタップ係
数とを入力データの２倍の速度のクロックでそれぞれ乗
算して結果を順次累加する奇数側演算部（１）と、前記
入力サンプルと前記複数個のタップ係数中偶数番目のタ
ップ係数とを前記入力データの２倍の速度のクロックの
反転クロックでそれぞれ乗算して結果を順次累加する偶
数側演算部（２）と、該奇数側演算部（１）の出力と偶
数側演算部（２）の出力とを加算する加算部（３）とを
有することを特徴とするディジタルトランスバーサルフ
ィルタ。 - 【請求項２】 複数個のタップ係数と入力データとを
それぞれ乗算した結果を順次累加することによって出力
を得るディジタルトランスバーサルフィルタにおいて、
入力データをその４倍の速度のクロックでサンプルした
データと複数個のタップ係数中奇数番目のタップ係数お
よび偶数番目のタップ係数とを交互に順次乗算する乗算
部（４）と、該乗算部（４）の奇数番目のタップ係数と
の演算結果を入力データの２倍の速度のクロックごとに
順次累加する奇数側累加部（５）と、該乗算部（４）の
偶数番目のタップ係数との演算結果を前記入力データの
２倍の速度のクロックの反転クロックごとに順次累加す
る偶数側累加部（６）と、該奇数側累加部（５）の出力
と偶数側累加部（６）の出力とを加算する加算部（７）
とを有することを特徴とするディジタルトランスバーサ
ルフィルタ。 - 【請求項３】 タップ係数を記憶する複数個のＲＯＭ
（３２１ 〜３２６ ）と、該各ＲＯＭの出力を遅延す
る複数個のシフトレジスタ（３１１ 〜３１６ ）とを
有し、アドレス入力に応じて該各ＲＯＭから前記複数個
のタップ係数を読み出して対応するシフトレジスタを経
て入力することによって前記演算を行うことを特徴とす
る請求項１または２に記載のディジタルトランスバーサ
ルフィルタ。 - 【請求項４】 前記複数個のＲＯＭが、奇数側のＲＯ
Ｍ（３２１，３２３，３２５ ）と偶数側のＲＯＭ（３
２２，３２４，３２６ ）とを多重化して構成されてい
ることを特徴とする請求項３に記載のディジタルトラン
スバーサルフィルタ。 - 【請求項５】 前記各ＲＯＭから読み出されるタップ
係数が、前記演算のクロックごとに変化することを特徴
とする請求項３または４に記載のディジタルトランスバ
ーサルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316491A JPH04271507A (ja) | 1991-02-26 | 1991-02-26 | ディジタルトランスバーサルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316491A JPH04271507A (ja) | 1991-02-26 | 1991-02-26 | ディジタルトランスバーサルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04271507A true JPH04271507A (ja) | 1992-09-28 |
Family
ID=12935221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5316491A Pending JPH04271507A (ja) | 1991-02-26 | 1991-02-26 | ディジタルトランスバーサルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04271507A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001045256A1 (fr) * | 1999-12-16 | 2001-06-21 | Seiko Epson Corporation | Filtre numerique acyclique et radio-recepteur equipe de ce filtre |
| KR100910323B1 (ko) * | 2007-12-17 | 2009-07-31 | 주식회사 해답 | 다중 신호를 필터링하기 위한 디지털 필터 및 이를 이용한필터링 방법 |
-
1991
- 1991-02-26 JP JP5316491A patent/JPH04271507A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001045256A1 (fr) * | 1999-12-16 | 2001-06-21 | Seiko Epson Corporation | Filtre numerique acyclique et radio-recepteur equipe de ce filtre |
| US7061975B2 (en) | 1999-12-16 | 2006-06-13 | Seiko Epson Corporation | Noncyclic digital filter and radio reception apparatus comprising the filter |
| KR100910323B1 (ko) * | 2007-12-17 | 2009-07-31 | 주식회사 해답 | 다중 신호를 필터링하기 위한 디지털 필터 및 이를 이용한필터링 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000606 |