JPH0590897A - オーバーサンプリングフイルタ回路 - Google Patents
オーバーサンプリングフイルタ回路Info
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- JPH0590897A JPH0590897A JP27348791A JP27348791A JPH0590897A JP H0590897 A JPH0590897 A JP H0590897A JP 27348791 A JP27348791 A JP 27348791A JP 27348791 A JP27348791 A JP 27348791A JP H0590897 A JPH0590897 A JP H0590897A
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B41/00—Circuit arrangements or apparatus for igniting or operating discharge lamps
- H05B41/14—Circuit arrangements
- H05B41/26—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC
- H05B41/28—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters
- H05B41/282—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters with semiconductor devices
- H05B41/2821—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters with semiconductor devices by means of a single-switch converter or a parallel push-pull converter in the final stage
- H05B41/2822—Circuit arrangements in which the lamp is fed by power derived from DC by means of a converter, e.g. by high-voltage DC using static converters with semiconductor devices by means of a single-switch converter or a parallel push-pull converter in the final stage using specially adapted components in the load circuit, e.g. feed-back transformers, piezoelectric transformers; using specially adapted load circuit configurations
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 本発明はデジタルフィルタ回路を構成する各
加算器、各乗算器等の動作速度を入力データの入力デー
タ速度と同じにしながら、オーバーサンプリング処理を
行なってオーバーサンプリング処理の高速化を達成す
る。 【構成】 サンプル数変換回路１によって入力データに
対するサンプル数変換を行なうとともに、このサンプル
数変換処理によって得られた補間点に対し仮の基準値と
して“０”を与えた後、デジタルフィルタ回路２の偶数
側データ処理部６や奇数側データ処理部７によって前記
サンプル数変換回路１で得られた各データに基づいて畳
み込み演算を行なってこの演算処理によって得られたデ
ータに対し本来の基準値に対応する補正値に基づいた直
流補正を行ない、マルチプレクサ回路８によって前記偶
数側データ処理部６や奇数側データ処理部７で得られた
各データを順次、選択して出力データを生成する。。
加算器、各乗算器等の動作速度を入力データの入力デー
タ速度と同じにしながら、オーバーサンプリング処理を
行なってオーバーサンプリング処理の高速化を達成す
る。 【構成】 サンプル数変換回路１によって入力データに
対するサンプル数変換を行なうとともに、このサンプル
数変換処理によって得られた補間点に対し仮の基準値と
して“０”を与えた後、デジタルフィルタ回路２の偶数
側データ処理部６や奇数側データ処理部７によって前記
サンプル数変換回路１で得られた各データに基づいて畳
み込み演算を行なってこの演算処理によって得られたデ
ータに対し本来の基準値に対応する補正値に基づいた直
流補正を行ない、マルチプレクサ回路８によって前記偶
数側データ処理部６や奇数側データ処理部７で得られた
各データを順次、選択して出力データを生成する。。
Description
【０００１】
【産業上の利用分野】本発明はオーバーサンプリングフ
ィルタ回路に関する。
ィルタ回路に関する。
【０００２】
【従来の技術】入力データの標本化周波数をｎ倍するオ
ーバーサンプリングフィルタ回路では、実際の各入力標
本点間に“ｎ−１”個の一定値を持った標本点が存在す
ると考えて、標本化速度をｎ倍にした入力データに対し
て通過域が“π／ｎ”の低域デジタルフィルタでフィル
タリングすることにより、入力されたデータのｎ倍の標
本化周波数を得るという手法でオーバーサンプリング処
理を行なっている。
ーバーサンプリングフィルタ回路では、実際の各入力標
本点間に“ｎ−１”個の一定値を持った標本点が存在す
ると考えて、標本化速度をｎ倍にした入力データに対し
て通過域が“π／ｎ”の低域デジタルフィルタでフィル
タリングすることにより、入力されたデータのｎ倍の標
本化周波数を得るという手法でオーバーサンプリング処
理を行なっている。
【０００３】図６はこのような手法によるオーバーサン
プリング処理の一例を示すブロック図である。この図に
示す如くこのオーバーサンプリング回路では、入力デー
タをサンプル数変換回路１０１に供給し、このサンプル
数変換回路１０１によってサンプル数変換を行なって入
力標本点間に補間点を挿入するとともに、各補間点に対
して基準値Ｃを与えた後、デジタルフィルタ回路１０２
によって入力データの帯域制限を施して出力データを得
る。この場合、入力データがビデオ信号であり、２倍の
オーバーサンプリングを行なうときには、入力データの
基準レベルがペデスタルレベルとなるのて、初めのサン
プリング数変換で補間点にペデスタルレベルが与えられ
る。
プリング処理の一例を示すブロック図である。この図に
示す如くこのオーバーサンプリング回路では、入力デー
タをサンプル数変換回路１０１に供給し、このサンプル
数変換回路１０１によってサンプル数変換を行なって入
力標本点間に補間点を挿入するとともに、各補間点に対
して基準値Ｃを与えた後、デジタルフィルタ回路１０２
によって入力データの帯域制限を施して出力データを得
る。この場合、入力データがビデオ信号であり、２倍の
オーバーサンプリングを行なうときには、入力データの
基準レベルがペデスタルレベルとなるのて、初めのサン
プリング数変換で補間点にペデスタルレベルが与えられ
る。
【０００４】また、このようなオーバーサンプリング処
理で使用されるデジタルフィルタ回路１０２は図７に示
す如く前記サンプル数変換回路１０１に入力される入力
データの周波数に比べて２倍の周波数を有するクロック
信号ｆｓ2が供給される毎にデータを取り込んでシフト
する複数のレジスタ１０３と、これら各レジスタ１０３
の各タップから出力されるデータを選択的に加算する複
数の加算器１０６と、これら各加算器１０６の加算動作
によって得られた各データに対して予め設定されている
係数ｈ0〜ｈnのいずれかをかける複数の乗算器１０８
と、これら各乗算器１０８から出力されるデータを加算
する複数の加算器１１０とを備えており、入力データ速
度のｎ倍の周波数を有するクロック信号ｆｓ2が供給さ
れる毎に、入力データを取り込むとともに、これらの各
データに対してシフト処理や加算処理、係数乗算処理、
加算処理等を行なって図８に示すデジタルフィルタ特性
で前記入力データを処理しこの処理結果を出力データと
して出力する。これによって、前記サンプル数変換回路
１０１に入力される入力データが図９（ａ）に示す特性
を持っているとき、図９（ｂ）に示す特性の出力データ
が出力される。
理で使用されるデジタルフィルタ回路１０２は図７に示
す如く前記サンプル数変換回路１０１に入力される入力
データの周波数に比べて２倍の周波数を有するクロック
信号ｆｓ2が供給される毎にデータを取り込んでシフト
する複数のレジスタ１０３と、これら各レジスタ１０３
の各タップから出力されるデータを選択的に加算する複
数の加算器１０６と、これら各加算器１０６の加算動作
によって得られた各データに対して予め設定されている
係数ｈ0〜ｈnのいずれかをかける複数の乗算器１０８
と、これら各乗算器１０８から出力されるデータを加算
する複数の加算器１１０とを備えており、入力データ速
度のｎ倍の周波数を有するクロック信号ｆｓ2が供給さ
れる毎に、入力データを取り込むとともに、これらの各
データに対してシフト処理や加算処理、係数乗算処理、
加算処理等を行なって図８に示すデジタルフィルタ特性
で前記入力データを処理しこの処理結果を出力データと
して出力する。これによって、前記サンプル数変換回路
１０１に入力される入力データが図９（ａ）に示す特性
を持っているとき、図９（ｂ）に示す特性の出力データ
が出力される。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のオーバーサンプリング処理で使用されるデジタ
ルフィルタ回路１０２においては、ｎ倍のオーバーサン
プリング処理を行なうとき、入力データ速度のｎ倍の周
波数を持つクロック信号ｆｓ2を使用して各レジスタ１
０３や各加算器１０６、１１０、各乗算器１０８を入力
データ速度のｎ倍の周波数で動作させなければならない
ので、これら各レジスタ１０３や各加算器１０６、１１
０、各乗算器１０８の動作速度によってオーバーサンプ
リングの倍数が決まってしまい、高速で動作させるのが
難しいという問題があった。
た従来のオーバーサンプリング処理で使用されるデジタ
ルフィルタ回路１０２においては、ｎ倍のオーバーサン
プリング処理を行なうとき、入力データ速度のｎ倍の周
波数を持つクロック信号ｆｓ2を使用して各レジスタ１
０３や各加算器１０６、１１０、各乗算器１０８を入力
データ速度のｎ倍の周波数で動作させなければならない
ので、これら各レジスタ１０３や各加算器１０６、１１
０、各乗算器１０８の動作速度によってオーバーサンプ
リングの倍数が決まってしまい、高速で動作させるのが
難しいという問題があった。
【０００６】本発明は上記の事情に鑑み、デジタルフィ
ルタ回路を構成する各加算器、各乗算器等の動作速度を
入力データの入力データ速度と同じにしながら、オーバ
ーサンプリング処理を行なうことができ、これによって
オーバーサンプリング処理の高速化を達成することがで
きるオーバーサンプリングフィルタ回路を提供すること
を目的としている。
ルタ回路を構成する各加算器、各乗算器等の動作速度を
入力データの入力データ速度と同じにしながら、オーバ
ーサンプリング処理を行なうことができ、これによって
オーバーサンプリング処理の高速化を達成することがで
きるオーバーサンプリングフィルタ回路を提供すること
を目的としている。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明によるオーバーサンプリングフィルタ回路
は、入力データに対してサンプル数変換を行なうととも
に、補間点に対し仮の基準値として“０”を与えるサン
プル数変換部と、このサンプル数変換部によって得られ
たデータに基づいて畳み込み演算を行なってこの演算処
理によって得られたデータに対し本来の基準値に対応す
る補正値に基づいた直流補正を行なう複数のデータ処理
部と、これら各データ処理部によって得られた各データ
を順次、選択して出力データを生成する選択部とを備え
たことを特徴としている。
めに本発明によるオーバーサンプリングフィルタ回路
は、入力データに対してサンプル数変換を行なうととも
に、補間点に対し仮の基準値として“０”を与えるサン
プル数変換部と、このサンプル数変換部によって得られ
たデータに基づいて畳み込み演算を行なってこの演算処
理によって得られたデータに対し本来の基準値に対応す
る補正値に基づいた直流補正を行なう複数のデータ処理
部と、これら各データ処理部によって得られた各データ
を順次、選択して出力データを生成する選択部とを備え
たことを特徴としている。
【０００８】
【作用】上記の構成において、サンプル数変換部によっ
て入力データに対するサンプル数変換が行なわれるとと
もに、このサンプル数変換処理によって得られた補間点
に対し仮の基準値として“０”が与えられた後、各デー
タ処理部によって前記サンプル数変換部で得られたデー
タに基づいて畳み込み演算が行なわれてこの演算処理に
よって得られたデータに対し本来の基準値に対応する補
正値に基づいた直流補正が行なわれ、選択部によって前
記各データ処理部で得られた各データが順次、選択され
て出力データが生成される。
て入力データに対するサンプル数変換が行なわれるとと
もに、このサンプル数変換処理によって得られた補間点
に対し仮の基準値として“０”が与えられた後、各デー
タ処理部によって前記サンプル数変換部で得られたデー
タに基づいて畳み込み演算が行なわれてこの演算処理に
よって得られたデータに対し本来の基準値に対応する補
正値に基づいた直流補正が行なわれ、選択部によって前
記各データ処理部で得られた各データが順次、選択され
て出力データが生成される。
【０００９】
【実施例】まず、実施例の詳細な説明に先だって本発明
の基本原理を説明する。本発明は基本的には、一般的に
使用されているオーバーサンプリング処理方法、例えば
図６に示す処理方法において、各補間点に基準レベルＣ
を与える代わりに常に“０”を与えると、この値に係数
ｈiを乗算しても、乗算結果が常に“０”になり、演算
結果に寄与しないことを利用し、さらにこのような処理
を行なうと、あるときには偶数タップのみ、またある時
には、奇数タップのみしか演算に寄与しないことを利用
して、これら偶数タップ、奇数タップに得られたデータ
に対し、本来の基準値Ｃに対応する補正値Ｄ1（また
は、補正値Ｄ2）を加算してこれら偶数タップ側の演算
結果と奇数タップ側の演算結果とを交互に選択すること
により、入力データ速度に対して２倍のオーバーサンプ
リング処理を行なったときと同じ出力データを得る。
の基本原理を説明する。本発明は基本的には、一般的に
使用されているオーバーサンプリング処理方法、例えば
図６に示す処理方法において、各補間点に基準レベルＣ
を与える代わりに常に“０”を与えると、この値に係数
ｈiを乗算しても、乗算結果が常に“０”になり、演算
結果に寄与しないことを利用し、さらにこのような処理
を行なうと、あるときには偶数タップのみ、またある時
には、奇数タップのみしか演算に寄与しないことを利用
して、これら偶数タップ、奇数タップに得られたデータ
に対し、本来の基準値Ｃに対応する補正値Ｄ1（また
は、補正値Ｄ2）を加算してこれら偶数タップ側の演算
結果と奇数タップ側の演算結果とを交互に選択すること
により、入力データ速度に対して２倍のオーバーサンプ
リング処理を行なったときと同じ出力データを得る。
【００１０】図１はこのような基本原理に基づく本発明
によるオーバーサンプリングフィルタ回路のうち、直線
位相の２倍オーバーサンプリング処理を行なう回路の一
実施例を示すブロック図である。
によるオーバーサンプリングフィルタ回路のうち、直線
位相の２倍オーバーサンプリング処理を行なう回路の一
実施例を示すブロック図である。
【００１１】この図に示すオーバーサンプリングフィル
タ回路はサンプル数変換回路１と、デジタルフィルタ回
路２とを備えており、入力データに対して最初にサンプ
ル数変換を行なってこのサンプル数変換処理によって得
られた各補間点に仮の基準値として“０”を与えた後、
デジタルフィルタ回路２によって前記サンプル数変換回
路１から出力されるデータに対して帯域制限を施しなが
ら本来の基準値Ｃに対応する補正値Ｄ１（または、補正
値Ｄ２）に基づいて直流補正を行なって出力データを得
る。
タ回路はサンプル数変換回路１と、デジタルフィルタ回
路２とを備えており、入力データに対して最初にサンプ
ル数変換を行なってこのサンプル数変換処理によって得
られた各補間点に仮の基準値として“０”を与えた後、
デジタルフィルタ回路２によって前記サンプル数変換回
路１から出力されるデータに対して帯域制限を施しなが
ら本来の基準値Ｃに対応する補正値Ｄ１（または、補正
値Ｄ２）に基づいて直流補正を行なって出力データを得
る。
【００１２】サンプル数変換回路１は入力データに対し
てサンプル数変換処理を施して入力標本点間に補間点を
挿入するとともに、各補間点に対する仮の基準値として
常に“０”を与えてこの処理によって得られたデータを
デジタルフィルタ回路２に供給する。
てサンプル数変換処理を施して入力標本点間に補間点を
挿入するとともに、各補間点に対する仮の基準値として
常に“０”を与えてこの処理によって得られたデータを
デジタルフィルタ回路２に供給する。
【００１３】デジタルフィルタ回路２は図２に示す如く
レジスタ部５と、偶数側データ処理部６と、奇数側デー
タ処理部７と、マルチプレクサ回路８とを備えており、
前記サンプル数変換回路１から出力されるデータに対し
て帯域制限を施しながら偶数タップ側のデータと、奇数
タップ側のデータとに対して直流補正を行ない、これよ
って得られたデータを交互に選択して出力データを生成
する。
レジスタ部５と、偶数側データ処理部６と、奇数側デー
タ処理部７と、マルチプレクサ回路８とを備えており、
前記サンプル数変換回路１から出力されるデータに対し
て帯域制限を施しながら偶数タップ側のデータと、奇数
タップ側のデータとに対して直流補正を行ない、これよ
って得られたデータを交互に選択して出力データを生成
する。
【００１４】レジスタ部５はシリアルに接続される複数
のレジスタ１０を備えており、前記サンプル数変換回路
１に入力される入力データの入力データ速度と同じ周波
数を持つクロック信号が供給される毎に、前記サンプル
数変換回路１から出力されるデータを取り込みながらこ
れをシフトして各偶数タップに得られたデータを偶数側
データ処理部６に供給するとともに、各奇数タップに得
られたデータを奇数側データ処理部７に供給する。
のレジスタ１０を備えており、前記サンプル数変換回路
１に入力される入力データの入力データ速度と同じ周波
数を持つクロック信号が供給される毎に、前記サンプル
数変換回路１から出力されるデータを取り込みながらこ
れをシフトして各偶数タップに得られたデータを偶数側
データ処理部６に供給するとともに、各奇数タップに得
られたデータを奇数側データ処理部７に供給する。
【００１５】偶数側データ処理部６は前記各レジスタ１
０の偶数タップに得られたデータを２つずつ選択して加
算する複数の偶数側加算器１２と、これら各偶数側加算
器１２の加算動作によって得られた各データに対して予
め設定されている係数ｈ1、ｈ3、ｈ5、ｈ7を各々乗算す
る複数の偶数側乗算器１３と、これら各偶数側乗算器１
３の乗算動作によって得られたデータを加算して図３
（ａ）に示すようなインパルス応答データを生成する複
数の偶数側加算器１４と、これら各偶数側加算器１４の
加算動作によって得れた１つのデータに対して本来の基
準値Ｃに対応する補正値Ｄ1を加算する偶数側加算器１
５とを備えており、前記レジスタ部５から出力される複
数の偶数データに対して加算処理や係数乗算処理等を施
した後、これらの処理によって得られたデータに対して
本来の基準値Ｃに対応する補正値Ｄ1を加算してこれを
直流補正し、補正済みデータを補間点におけるインパル
ス応答としてマルチプレクサ回路８に供給する。この場
合、補正値Ｄ1は固定値Ｃに対する偶数タップの応答で
あるから次式に示す如く常に一定の値になる。
０の偶数タップに得られたデータを２つずつ選択して加
算する複数の偶数側加算器１２と、これら各偶数側加算
器１２の加算動作によって得られた各データに対して予
め設定されている係数ｈ1、ｈ3、ｈ5、ｈ7を各々乗算す
る複数の偶数側乗算器１３と、これら各偶数側乗算器１
３の乗算動作によって得られたデータを加算して図３
（ａ）に示すようなインパルス応答データを生成する複
数の偶数側加算器１４と、これら各偶数側加算器１４の
加算動作によって得れた１つのデータに対して本来の基
準値Ｃに対応する補正値Ｄ1を加算する偶数側加算器１
５とを備えており、前記レジスタ部５から出力される複
数の偶数データに対して加算処理や係数乗算処理等を施
した後、これらの処理によって得られたデータに対して
本来の基準値Ｃに対応する補正値Ｄ1を加算してこれを
直流補正し、補正済みデータを補間点におけるインパル
ス応答としてマルチプレクサ回路８に供給する。この場
合、補正値Ｄ1は固定値Ｃに対する偶数タップの応答で
あるから次式に示す如く常に一定の値になる。
【数１】
【００１６】また、奇数側データ処理部７は前記各レジ
スタ１０の奇数タップに得られたデータを２つずつ選択
して加算する複数の奇数側加算器１６と、これら各奇数
側加算器１６の加算動作によって得られた各データに対
して予め設定されている係数ｈ0、ｈ2、ｈ4、ｈ6、ｈ8
を各々乗算する複数の奇数側乗算器１７と、これら各奇
数側乗算器１７の乗算動作によって得られた各データを
加算して図３（ｂ）に示すインパルス応答データを生成
する複数の奇数側加算器１８と、これら各奇数側加算器
１８の加算動作によって得れた１つのデータに対して本
来の基準値Ｃに対応する補正値Ｄ2を加算する奇数側加
算器１９とを備えており、前記レジスタ部５から出力さ
れる複数の奇数データに対して加算処理や係数乗算処理
等を施した後、これらの処理によって得られたデータに
対して本来の基準値Ｃに対応する補正値Ｄ2を加算して
これを直流補正し、補正済みデータを入力標本点におけ
るインパルス応答としてマルチプレクサ回路８に供給す
る。この場合、補正値Ｄ2は固定値Ｃに対する奇数タッ
プの応答であるから次式に示す如く常に一定の値にな
る。
スタ１０の奇数タップに得られたデータを２つずつ選択
して加算する複数の奇数側加算器１６と、これら各奇数
側加算器１６の加算動作によって得られた各データに対
して予め設定されている係数ｈ0、ｈ2、ｈ4、ｈ6、ｈ8
を各々乗算する複数の奇数側乗算器１７と、これら各奇
数側乗算器１７の乗算動作によって得られた各データを
加算して図３（ｂ）に示すインパルス応答データを生成
する複数の奇数側加算器１８と、これら各奇数側加算器
１８の加算動作によって得れた１つのデータに対して本
来の基準値Ｃに対応する補正値Ｄ2を加算する奇数側加
算器１９とを備えており、前記レジスタ部５から出力さ
れる複数の奇数データに対して加算処理や係数乗算処理
等を施した後、これらの処理によって得られたデータに
対して本来の基準値Ｃに対応する補正値Ｄ2を加算して
これを直流補正し、補正済みデータを入力標本点におけ
るインパルス応答としてマルチプレクサ回路８に供給す
る。この場合、補正値Ｄ2は固定値Ｃに対する奇数タッ
プの応答であるから次式に示す如く常に一定の値にな
る。
【数２】 なお、この場合、通常のオーバーサンプリング処理では
補正値Ｄ2は前記直流補正値Ｄ1と等しい値になる。
補正値Ｄ2は前記直流補正値Ｄ1と等しい値になる。
【００１７】マルチプレクサ回路８は前記サンプル数変
換回路１に入力される入力データの入力データ速度の２
倍の周波数を持つクロック信号が供給される毎に、前記
偶数側データ処理部６から出力されるデータ、前記奇数
側データ処理部７から出力されるデータを交互に選択し
て図３（ｃ）に示すデータを生成しこれをオーバーサン
プリング処理済みの出力データとして出力する。
換回路１に入力される入力データの入力データ速度の２
倍の周波数を持つクロック信号が供給される毎に、前記
偶数側データ処理部６から出力されるデータ、前記奇数
側データ処理部７から出力されるデータを交互に選択し
て図３（ｃ）に示すデータを生成しこれをオーバーサン
プリング処理済みの出力データとして出力する。
【００１８】このようにこの実施例においては、補間点
に基準レベルＣを与える代わりに常に“０”を与える
と、この値に係数ｋiを乗算しても、乗算結果が常に
“０”になり、演算結果に寄与しないことを利用し、さ
らにこのように処理を行なうと、あるときには偶数タッ
プのみ、またある時には、奇数タップのみしか演算に寄
与しないことを利用して、これら偶数タップ、奇数タッ
プに得られたデータに対し、本来の基準値Ｃに対応する
補正値Ｄ1（または、補正値Ｄ2）を加算してこれら偶数
タップ側の演算結果と奇数タップ側の演算結果とを交互
に選択することにより、入力データ速度に対して２倍の
オーバーサンプリング処理を行なったときと同じ出力デ
ータを得るようにしたので、デジタルフィルタ回路２を
構成するレジスタ部５や偶数側データ処理部６、奇数側
データ処理部７の動作速度を入力データの入力データ速
度と同じにしながら、オーバーサンプリング処理を行な
うことができ、これによってオーバーサンプリング処理
の高速化を達成することができる。
に基準レベルＣを与える代わりに常に“０”を与える
と、この値に係数ｋiを乗算しても、乗算結果が常に
“０”になり、演算結果に寄与しないことを利用し、さ
らにこのように処理を行なうと、あるときには偶数タッ
プのみ、またある時には、奇数タップのみしか演算に寄
与しないことを利用して、これら偶数タップ、奇数タッ
プに得られたデータに対し、本来の基準値Ｃに対応する
補正値Ｄ1（または、補正値Ｄ2）を加算してこれら偶数
タップ側の演算結果と奇数タップ側の演算結果とを交互
に選択することにより、入力データ速度に対して２倍の
オーバーサンプリング処理を行なったときと同じ出力デ
ータを得るようにしたので、デジタルフィルタ回路２を
構成するレジスタ部５や偶数側データ処理部６、奇数側
データ処理部７の動作速度を入力データの入力データ速
度と同じにしながら、オーバーサンプリング処理を行な
うことができ、これによってオーバーサンプリング処理
の高速化を達成することができる。
【００１９】図４は本発明によるオーバーサンプリング
フィルタ回路のうち、ｎ倍のオーバーサンプリング処理
を行なう回路の一実施例を示すブロック図である。この
図に示すオーバーサンプリングフィルタ回路はサンプル
数変換回路２０と、デジタルフィルタ回路２１とを備え
ており、入力データに対して最初にサンプル数変換を行
なってこのサンプル数変換処理によって得られた各補間
点に仮の基準値として“０”を与えた後、デジタルフィ
ルタ回路２１によって帯域制限を施しながら本来の基準
値Ｃに対応する補正値Ｄ1〜Ｄnに基づいて直流補正を行
なって出力データを得る。
フィルタ回路のうち、ｎ倍のオーバーサンプリング処理
を行なう回路の一実施例を示すブロック図である。この
図に示すオーバーサンプリングフィルタ回路はサンプル
数変換回路２０と、デジタルフィルタ回路２１とを備え
ており、入力データに対して最初にサンプル数変換を行
なってこのサンプル数変換処理によって得られた各補間
点に仮の基準値として“０”を与えた後、デジタルフィ
ルタ回路２１によって帯域制限を施しながら本来の基準
値Ｃに対応する補正値Ｄ1〜Ｄnに基づいて直流補正を行
なって出力データを得る。
【００２０】サンプル数変換回路２０は入力データに対
してサンプル数変換処理を施して入力標本点間に補間点
を挿入するとともに、各補間点に対する仮の基準値とし
て常に“０”を与えてこの処理によって得られたデータ
をデジタルフィルタ回路２１に供給する。
してサンプル数変換処理を施して入力標本点間に補間点
を挿入するとともに、各補間点に対する仮の基準値とし
て常に“０”を与えてこの処理によって得られたデータ
をデジタルフィルタ回路２１に供給する。
【００２１】デジタルフィルタ回路２１は図５に示す如
くレジスタ部２２と、複数のデータ処理部２３と、マル
チプレクサ回路２４とを備えており、前記サンプル数変
換回路２０から出力されるデータに対して帯域制限を施
しながら直流補正を行なって出力データを生成する。
くレジスタ部２２と、複数のデータ処理部２３と、マル
チプレクサ回路２４とを備えており、前記サンプル数変
換回路２０から出力されるデータに対して帯域制限を施
しながら直流補正を行なって出力データを生成する。
【００２２】レジスタ部２２はシリアルに接続される複
数のレジスタ２５を備えており、前記サンプル数変換回
路２０に入力される入力データの入力データ速度と同じ
周波数を持つクロック信号が供給される毎に、前記サン
プル数変換回路２０から出力されるデータを取り込みな
がらこれをシフトして各タップに得られたデータを各デ
ータ処理部２３に供給する。
数のレジスタ２５を備えており、前記サンプル数変換回
路２０に入力される入力データの入力データ速度と同じ
周波数を持つクロック信号が供給される毎に、前記サン
プル数変換回路２０から出力されるデータを取り込みな
がらこれをシフトして各タップに得られたデータを各デ
ータ処理部２３に供給する。
【００２３】各データ処理部２３は各々、前記各レジス
タ２５の各タップに得られたデータに対して予め設定さ
れている係数ｈe〜ｈe-n+1を乗算する複数の乗算器２６
と、これら各乗算器２６の乗算動作によって得られたデ
ータを加算する複数の加算器２７と、これらの各加算器
２７によって得られた１つのデータに対して基準値Ｃに
対応する補正値Ｄ1（または、補正値Ｄ2〜補正値Ｄmの
うち、対応する値）を加算して前記データを直流補正す
る加算器２８とを備えており、前記レジスタ部２２から
出力される複数のデータに対して係数乗算処理や加算処
理等を施した後、これらの処理によって得られたデータ
に対して本来の基準値Ｃに対応する補正値Ｄ1（また
は、補正値Ｄ2〜補正値Ｄmのうち、対応する値）を加算
してこれを直流補正し、補正済みデータをマルチプレク
サ回路２４に供給する。
タ２５の各タップに得られたデータに対して予め設定さ
れている係数ｈe〜ｈe-n+1を乗算する複数の乗算器２６
と、これら各乗算器２６の乗算動作によって得られたデ
ータを加算する複数の加算器２７と、これらの各加算器
２７によって得られた１つのデータに対して基準値Ｃに
対応する補正値Ｄ1（または、補正値Ｄ2〜補正値Ｄmの
うち、対応する値）を加算して前記データを直流補正す
る加算器２８とを備えており、前記レジスタ部２２から
出力される複数のデータに対して係数乗算処理や加算処
理等を施した後、これらの処理によって得られたデータ
に対して本来の基準値Ｃに対応する補正値Ｄ1（また
は、補正値Ｄ2〜補正値Ｄmのうち、対応する値）を加算
してこれを直流補正し、補正済みデータをマルチプレク
サ回路２４に供給する。
【００２４】マルチプレクサ回路２４は前記サンプル数
変換回路２０に入力される入力データの入力データ速度
のｎ倍の周波数を持つクロック信号が供給される毎に、
前記各データ処理部２３から出力されるデータを順次、
サイクリックに選択してこの選択動作によって得られた
データをオーバーサンプリング処理済みの出力データと
して出力する。
変換回路２０に入力される入力データの入力データ速度
のｎ倍の周波数を持つクロック信号が供給される毎に、
前記各データ処理部２３から出力されるデータを順次、
サイクリックに選択してこの選択動作によって得られた
データをオーバーサンプリング処理済みの出力データと
して出力する。
【００２５】このようにこの実施例においては、各補間
点に基準レベルＣを与える代わりに常に“０”を与える
とともに、各データ処理部２３において本来の基準値Ｃ
に対応する補正値Ｄ1〜補正値Ｄmを各々加算してこれら
を選択することにより、入力データ速度に対してｎ倍の
オーバーサンプリング処理を行なったときと同じ出力デ
ータを得るようにしたので、デジタルフィルタ回路２１
を構成するレジスタ部２２や各データ処理部２３の動作
速度を入力データの入力データ速度と同じにしながら、
オーバーサンプリング処理を行なうことができ、これに
よってオーバーサンプリング処理の高速化を達成するこ
とができる。
点に基準レベルＣを与える代わりに常に“０”を与える
とともに、各データ処理部２３において本来の基準値Ｃ
に対応する補正値Ｄ1〜補正値Ｄmを各々加算してこれら
を選択することにより、入力データ速度に対してｎ倍の
オーバーサンプリング処理を行なったときと同じ出力デ
ータを得るようにしたので、デジタルフィルタ回路２１
を構成するレジスタ部２２や各データ処理部２３の動作
速度を入力データの入力データ速度と同じにしながら、
オーバーサンプリング処理を行なうことができ、これに
よってオーバーサンプリング処理の高速化を達成するこ
とができる。
【００２６】また、上述した各実施例においては、偶数
側データ処理部６や奇数側データ処理部７（または、各
データ処理部２３）で個々に補正値Ｄ1、Ｄ2（または、
補正値Ｄ1〜Ｄn）を加算して補正間点に対するインパル
ス応答や入力標本点に対するインパルス応答を補正する
ようにしているが、このような補正をマルチプレクサ回
路８（または、マルチプレクサ回路２４）でまとめて行
なうようにしても良い。但し、この場合、このマルチプ
レクサ回路８、２４の出力データ速度が入力データの２
倍（または、ｎ倍）になっているので、演算速度を２倍
（または、ｎ倍）にすることが必要になる。
側データ処理部６や奇数側データ処理部７（または、各
データ処理部２３）で個々に補正値Ｄ1、Ｄ2（または、
補正値Ｄ1〜Ｄn）を加算して補正間点に対するインパル
ス応答や入力標本点に対するインパルス応答を補正する
ようにしているが、このような補正をマルチプレクサ回
路８（または、マルチプレクサ回路２４）でまとめて行
なうようにしても良い。但し、この場合、このマルチプ
レクサ回路８、２４の出力データ速度が入力データの２
倍（または、ｎ倍）になっているので、演算速度を２倍
（または、ｎ倍）にすることが必要になる。
【００２７】また、上述した各実施例においては、直流
補正が必要な場合を例にとって本発明を説明したが、音
声信号のように直流補正量が“０”のなるときには、こ
のような直流補正処理を省略するようにしても良い。
補正が必要な場合を例にとって本発明を説明したが、音
声信号のように直流補正量が“０”のなるときには、こ
のような直流補正処理を省略するようにしても良い。
【００２８】
【発明の効果】以上説明したように本発明によれば、デ
ジタルフィルタ回路を構成する各加算器、各乗算器等の
動作速度を入力データの入力データ速度と同じにしなが
ら、オーバーサンプリング処理を行なうことができ、こ
れによってオーバーサンプリング処理の高速化を達成す
ることができる。
ジタルフィルタ回路を構成する各加算器、各乗算器等の
動作速度を入力データの入力データ速度と同じにしなが
ら、オーバーサンプリング処理を行なうことができ、こ
れによってオーバーサンプリング処理の高速化を達成す
ることができる。
【図１】本発明によるオーバーサンプリングフィルタ回
路のうち、直線位相の２倍オーバーサンプリング処理を
行なう回路の一実施例を示すブロック図である。
路のうち、直線位相の２倍オーバーサンプリング処理を
行なう回路の一実施例を示すブロック図である。
【図２】図１に示すデジタルフィルタ回路の詳細な構成
例を示す回路図である。
例を示す回路図である。
【図３】図２に示すデジタルフィルタ回路のフィルタ特
性例を示す模式図である。
性例を示す模式図である。
【図４】本発明によるオーバーサンプリングフィルタ回
路のうち、ｎ倍のオーバーサンプリング処理を行なう回
路の一実施例を示すブロック図である。
路のうち、ｎ倍のオーバーサンプリング処理を行なう回
路の一実施例を示すブロック図である。
【図５】図３に示すデジタルフィルタ回路の詳細な構成
例を示す回路図である。
例を示す回路図である。
【図６】従来から知られているオーバーサンプリング処
理の一例を説明するためのブロック図である。
理の一例を説明するためのブロック図である。
【図７】図６に示すデジタルフィルタ回路の詳細な構成
例を示す回路図である。
例を示す回路図である。
【図８】図７に示すデジタルフィルタ回路のフィルタ特
性例を示す模式図である。
性例を示す模式図である。
【図９】図６に示すオーバーサンプリング処理によって
処理される入力データの周波数特性と、出力データの周
波数特性とを示す模式図である。
処理される入力データの周波数特性と、出力データの周
波数特性とを示す模式図である。
１ サンプル数変換回路（サンプル数変換部） ２ デジタルフィルタ回路 ５ レジスタ部 ６ データ処理部（偶数側データ処理部） ７ データ処理部（奇数側データ処理部） ８ マルチプレクサ回路（選択部）
Claims (1)
- 【請求項１】 入力データに対してサンプル数変換を行
なうとともに、補間点に対し仮の基準値として“０”を
与えるサンプル数変換部と、 このサンプル数変換部によって得られたデータに基づい
て畳み込み演算を行なってこの演算処理によって得られ
たデータに対し本来の基準値に対応する補正値に基づい
た直流補正を行なう複数のデータ処理部と、 これら各データ処理部によって得られた各データを順
次、選択して出力データを生成する選択部と、 を備えたことを特徴とするオーバーサンプリングフィル
タ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27348791A JPH0590897A (ja) | 1991-09-26 | 1991-09-26 | オーバーサンプリングフイルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27348791A JPH0590897A (ja) | 1991-09-26 | 1991-09-26 | オーバーサンプリングフイルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590897A true JPH0590897A (ja) | 1993-04-09 |
Family
ID=17528593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27348791A Pending JPH0590897A (ja) | 1991-09-26 | 1991-09-26 | オーバーサンプリングフイルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590897A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1542347A4 (en) * | 2002-08-06 | 2007-12-05 | Sharp Kk | INVERTER CIRCUIT, DEVICE FOR CONTROLLING FLUORESCENT TUBES, BACKLIGHT DEVICE AND LIQUID CRYSTAL DISPLAY |
| US7436130B2 (en) | 2004-05-10 | 2008-10-14 | Matsushita Electric Industrial Co., Ltd. | Cold-cathode tube lighting device for use in a plurality of cold-cathode tubes lit by two low-impedance power sources |
| US7557517B2 (en) | 2004-04-07 | 2009-07-07 | Microsemi Corporation | Primary side current balancing scheme for multiple CCF lamp operation |
| US7560875B2 (en) | 2003-10-06 | 2009-07-14 | Microsemi Corporation | Balancing transformers for multi-lamp operation |
| US7638952B2 (en) | 2006-07-27 | 2009-12-29 | Minebea Co., Ltd. | Multiple discharge lamp lighting apparatus |
| US9030119B2 (en) | 2010-07-19 | 2015-05-12 | Microsemi Corporation | LED string driver arrangement with non-dissipative current balancer |
| USRE46502E1 (en) | 2011-05-03 | 2017-08-01 | Microsemi Corporation | High efficiency LED driving method |
-
1991
- 1991-09-26 JP JP27348791A patent/JPH0590897A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1542347A4 (en) * | 2002-08-06 | 2007-12-05 | Sharp Kk | INVERTER CIRCUIT, DEVICE FOR CONTROLLING FLUORESCENT TUBES, BACKLIGHT DEVICE AND LIQUID CRYSTAL DISPLAY |
| US7777431B2 (en) | 2002-08-06 | 2010-08-17 | Sharp Kabushiki Kaisha | Inverter circuit, fluorescent bulb operating device, backlight device, and liquid crystal display device |
| US7786681B2 (en) | 2002-08-06 | 2010-08-31 | Sharp Kabushiki Kaisha | Inverter circuit, fluorescent tube lighting apparatus, backlight apparatus, and liquid crystal display |
| US7791286B2 (en) | 2002-08-06 | 2010-09-07 | Sharp Kabushiki Kaisha | Inverter circuit, fluorescent tube lighting apparatus, backlight apparatus, and liquid crystal display |
| US7936136B2 (en) | 2002-08-06 | 2011-05-03 | Sharp Kabushiki Kaisha | Inverter circuit, fluorescent tube lighting apparatus, backlight apparatus, and liquid crystal display |
| US7560875B2 (en) | 2003-10-06 | 2009-07-14 | Microsemi Corporation | Balancing transformers for multi-lamp operation |
| US7557517B2 (en) | 2004-04-07 | 2009-07-07 | Microsemi Corporation | Primary side current balancing scheme for multiple CCF lamp operation |
| US7436130B2 (en) | 2004-05-10 | 2008-10-14 | Matsushita Electric Industrial Co., Ltd. | Cold-cathode tube lighting device for use in a plurality of cold-cathode tubes lit by two low-impedance power sources |
| US7638952B2 (en) | 2006-07-27 | 2009-12-29 | Minebea Co., Ltd. | Multiple discharge lamp lighting apparatus |
| US9030119B2 (en) | 2010-07-19 | 2015-05-12 | Microsemi Corporation | LED string driver arrangement with non-dissipative current balancer |
| USRE46502E1 (en) | 2011-05-03 | 2017-08-01 | Microsemi Corporation | High efficiency LED driving method |
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