JPH0427152A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、降圧回路
を内蔵する半導体集積回路装置に適用して好適なもので
ある。

［発明の概要〕 本発明は、ｐ型半導体基板中に形成された第１のｎウェ
ルに形成されたｐチャネルＭＯＳトランジスタと第１の
ｎウェル中に形成された第１のｐウェルに形成されたｎ
チャネルＭＯＳトランジスタとにより形成された相補型
ＭＯＳトランジスタと、ｐ型半導体基板中に形成された
第２のｎウェルから成るコレクタ領域と第２のｎウェル
中に形成された第２のｐウェルから成るベース領域と第
２のｐウェル中に形成されたｎ型半導体領域から成るエ
ミッタ領域とにより形成されたｎｐｎ型バイポーラトラ
ンジスタを用いた降圧回路とを有する半導体集積回路装
置において、第２のＰウェルの深さを第１のｐウェルの
深さよりも小さくすることによって、降圧回路を構成す
るｎｐｎ型バイポーラトランジスタのベース領域とｐ型
半導体基板との間のバンチスルー耐性の向上を図ること
ができるようにしたものである。

〔従来の技術〕

設計ルールがハーフミクロンのＭＯ３ＬＳＩにおいては
、ホットキャリア耐性を高め、信幀性の向上を図るため
、従来より用いられている５■よりも低い電源電圧を用
いる必要がある。このために、ＩＣ内部に降圧回路を設
け、ＩＣ外部から供給される５■の電源電圧をこの降圧
回路により降圧するようにしている。このような降圧回
路としては、ＣＭＯＳカレント・ミラー回路を用いたフ
ィードバック回路と基準電圧発生回路とにより構成され
たものが一般的である（例えば、日経マイクロデバイス
、１９９０年２月号、ｐｐ、１１５−１２２）。そして
、温度依存性が小さく、精度が高い降圧回路を構成する
ためには、基準電圧発生回路としてはｎｐｎ型バイポー
ラトランジスタを用いたバンドギャップ方式のものを用
いるのが好ましい。

このような降圧回路を内蔵するＭＯ３ＬＳＩにおいては
、５■系のＭＯＳトランジスタと、外部から供給される
５■の電源電圧を降圧回路により降圧することにより得
られる例えば３．３■の電源電圧を用いる３、３Ｖ系の
ＭＯＳトランジスタと、この降圧回路で用いられるｎｐ
ｎ型バイポーラトランジスタとが混在している。その−
例を第５図に示す。第５図において、符号１０１はＰ型
シリコン（Ｓｉ　）基板、１０２，１０３，１０４はｎ
ウェル、１０５，１０６，１０７はｐウェル、１０８は
素子間分離用のフィールド絶縁膜を示す。

ｐウェル１０５中にはｎ゛型のエミッタ領域１０９が形
成されている。このエミッタ領域１０９とｐウェル１０
５とｎウェル１０２とにより降圧回路用のｎｐｎ型バイ
ポーラトランジスタＴ１　′が形成されている。また、
ｐウェル１０６中にはｎ０型のソース領域１１０及びド
レイン領域１１１が形成されている。ゲート電極１１２
とこれらのソース領域１１０及びドレイン領域１１１と
により５■系のｎチャネルＭＯＳトランジスタＴ２　゛
が形成されている。一方、ｎウェル１０３中にはｐ１型
のソース領域１１３及びドレイン領域１１４が形成され
ている。ゲート電極１１５とこれらのソース領域１１３
及びドレイン領域１１４とにより５■系のｐチャネルＭ
ＯＳトランジスタＴ３　゛が形成されている。そして、
これらのｎチャネルＭＯＳトランジスタＴ２　′及びｐ
チャネルＭＯＳトランジスタＴ３　′により５■系の相
補型ＭＯＳトランジスタ（ＣＭＯ３）が形成されている
。さらに、ｐウェル１０７中にはｎ゛型のソース領域１
１６及びドレイン領域１１７が形成されている。

ゲート電極１１８とこれらのソース領域１１６及びドレ
イン領域１１７とにより３．３Ｖ系のｎチャネルＭＯＳ
トランジスタＴ４　′が形成されている。一方、ｎウェ
ル１０４中にはＰ＋型のソース領域１１９及びドレイン
領域１２０が形成されている。ゲート電極１２１とこれ
らのソース領域１１９及びドレイン領域１２０とにより
３．３Ｖ系のＰチャネルＭＯＳトランジスタＴ、′が形
成されている。そして、これらのｎチャネルＭＯＳトラ
ンジスタＴ、′及びｐチャネルＭＯＳトランジスタＴｓ
　　′により３．３Ｖ系のＣＭＯ３が形成されている。

第５図に示すＭＯ３ＬＳＩの製造においては、ｎウェル
１０２，１０３，１０４はｐ型Ｓｉ基板１０１中にｎ型
不純物を高温で長時間拡散させることにより形成し、ｐ
ウェル１０５．１０６，１０７はｎウェル１０２，４０
３，１０４中にｐ型不純物を高エネルギーでイオン注入
することにより形成している。この場合、これらのＰウ
ェル１０５．１０６，１０７は、レトログレード（ｒｅ
ｔｒｏｇｒａｄｅ　）ウェルとなる。

このように、ｐウェル１０５，１０６，１０７はｐ型不
純物の高エネルギーのイオン注入により同時に形成され
ることから、これらのｐウェル１０５　１０６．１０７
は同一の深さになる。

〔発明が解決しようとする課題〕

上述の第５図に示すような降圧回路を内蔵するＭＯ３Ｌ
ＳＩにおいては、降圧回路を構成するｎｐｎ型バイポー
ラトランジスタＴｌ　゛のベース領域を構成するｐウェ
ル１０５は正の電位にバイアスされ、しかもｎウェル１
０２は上述のように高温長時間の不純物拡散で形成して
いるためにこのｎウェル１０２の底部の不純物濃度はか
なり低くなる。このため、このｐウェル１０５から成る
ベース領域とＰ型Ｓｉ基板１０１との間のパンチスルー
が起きやすいという欠点があった。

従って本発明の目的は、降圧回路を内蔵する半導体集積
回路装置において、降圧回路を構成するｎｐｎ型バイポ
ーラトランジスタのベース領域とｐ型半導体基板との間
のパンチスルー耐性の向上を図ることができる半導体集
積回路装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、ｐ型半導体基板
（１）中に形成された第１のｎウェル（３，４）に形成
されたｐチャネルＭＯＳトランジスタ（Ｔｓ　、　Ｔｓ
　）と第１のｎウェル（３，４）中に形成された第１の
ｐウェル（６，７）に形成されたｎチャネルＭＯＳトラ
ンジスタ（Ｔ、。

Ｔ、）とにより形成された相補型ＭＯＳトランジスタと
、ｐ型半導体基板（１）中に形成された第２のｎウェル
（２）から成るコレクタ領域と第２のｎウェル（２）中
に形成された第２のｐウェル（５）から成るベース領域
と第２のｐウェル（５）中に形成されたｎ型半導体領域
から成るエミッタ領域（９）とにより形成されたｎｐｎ
型バイポーラトランジスタ（Ｔ、）を用いた降圧回路と
を有する半導体集積回路装置において、第２のｐウェル
（５）の深さが第１のｐウェル（６，７）の深さよりも
小さい。

〔作用〕

上述のように構成された本発明の半導体集積回路装置に
よれば、降圧回路を構成するｎｐｎ型バイポーラトラン
ジスタ（Ｔ、）のベース領域を構成する第２のｐウェル
（５）の深さが第１のｐウェル（６，７）の深さよりも
小さいことから、この第１のｐウェル（６，７）とｐ型
半導体基板（１）との間の間隔を大きくすることができ
、従ってその分だけベース領域を構成する第１のｐウェ
ル（５）とｐ型半導体基板（１）との間のパンチスルー
は起きにくくなる。これによって、降圧回路を構成する
ｎｐｎ型バイポーラトランジスタ（Ｔ１）のベース領域
とｐ型半導体基板（１）との間のパンチスルー耐性の向
上を図ることができる。

〔実施例〕

以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例による降圧回路内蔵ＭＯ５Ｌ
ＳＩを示す。

第１図に示すように、この実施例による降圧回路内蔵Ｍ
Ｏ３ＬＳＩにおいては、例えばｐ型Ｓｉ基板のようなｐ
型半導体基板ｌ中にｎウェル２．３゜４が形成され、こ
れらのｎウェル２，３．４中にそれぞれｐウェル５，６
．７が形成されている。

この場合、降圧回路を構成する後述のｎｐｎ型バイポー
ラトランジスタＴ１のベース領域となるｐウェル５の深
さは、後述の５Ｖ系のｎチャネル間Ｏ３）ランジスタＴ
２が形成されるｐウェル６及び３．３ｖ系のｎチャネル
ＭＯＳトランジスタＴ４が形成されるｐウェル７の深さ
に比べて小さくなっている。符号８は素子間分離用の例
えば５ｉＯｚ膜のようなフィールド絶縁膜を示す。

ｐウェル５中には例えばｎ“型のエミッタ領域９が形成
されている。このエミッタ領域９とｐウェル５から成る
ベース領域とｎウェル２から成るコレクタ領域とにより
降圧回路用のｎｐｎ型バイポーラトランジスタＴ、が形
成されている。また、ｐウェル６中にはｎ゛型のソース
領域１０及びドレイン領域１１が形成されている。ゲー
ト電極１２とこれらのソース領域１０及びドレイン領域
１１とにより５■系のｎチャネル間Ｏ３）ランジスタＴ
２が形成されている。一方、ｎウェル３中にはｐ゛型の
ソース領域１３及びドレイン領域１４が形成されている
。ゲート電極１５とこれらのソ−ス領域１３及びドレイ
ン領域１４とにより５■系のｐチャネルＭＯＳトランジ
スタＴ３が形成されている。そして、これらのｎチャネ
ルＭＯＳトランジスタＴ、及びｐチャネルＭＯＳトラン
ジスタＴ３により５■系のＣＭＯ３が形成されている。

さらに、ｎウェル７中にはｎ゛型のソース領域１６及び
ドレイン領域１７が形成されている。ゲート電極１８と
これらのソース領域１６及びドレイン領域１７とにより
３．３Ｖ系のｎチャネルＭＯＳトランジスタＴ４が形成
されている。一方、ｎウェル４中にはｐ＋型のソース領
域１９及びドレイン領域２０が形成されている。ゲート
電極２１とこれらのソース領域１９及びドレイン領域２
０とにより３．３Ｖ系のｐチャネルＭＯＳトランジスタ
Ｔ、が形成されている。そして、これらのｎチャネルＭ
ＯＳトランジスタＴ４及びｐチャネルＭＯＳトランジス
タＴ、により３．３Ｖ系のＣＭＯ８が形成されている。

次に、上述のように構成されたこの実施例による降圧回
路内蔵ＭＯ３ＬＳＩの製造方法について説明する。

第１図に示すように、まずＰ型半導体基板１中に例えば
リン（Ｐ）のようなｎ型不純物を高温で長時間拡散させ
ることによりｎウェル２，３．４を形成する。次に、５
■系のｎチャネルＭＯＳトランジスタＴ２及び３．３Ｖ
系のｎチャネルＭＯＳトランジスタＴ４の形成部のｎウ
ェル３．４中に例えばホウ素（Ｂ）のようなｎ型不純物
を高エネルギーでイオン注入することにより、これらの
ｎウェル３．４中にそれぞれＰウェル６．７を形成する
。次に、例えば熱酸化法によりフィールド絶縁膜８を形
成して素子間分離を行う。この後、このフィールド絶縁
膜８で囲まれた活性領域の表面に熱酸化法によりＳｉＯ
□膜のようなゲート絶縁膜（図示せず）を形成する。

次に、５■系のｎチャネルＭＯＳトランジスタＴ２及び
３．３ｖ系のｎチャネルＭＯＳトランジスタＴ４のパン
チスルー耐性の向上のために、これらのｎチャネルＭＯ
ＳトランジスタＴｚ　、　Ｔ４のチャネル領域の下部に
例えばＢのようなｎ型不純物をＰウェル６．７の形成時
に用いたエネルギーよりも低いエネルギー、例えば１０
０ｋｅＶ程度のエネルギーでイオン注入する。これによ
って、これらのｎチャネルＭＯＳトランジスタＴ２．Ｔ
４のチャネル領域の下部のＰウェル６．７の不純物濃度
が高くなり、これらのｎチャネルＭＯＳトランジスタＴ
２　、Ｔ−のパンチスルー耐性が向上する。この実施例
においては、ｎチャネルＭＯＳトランジスタＴ　ｚ　、
　Ｔ　４のパンチスルー耐性の向上のために行うこのｎ
型不純物のイオン注入の際に、ｎウェル２中にも同時に
Ｐ型不純物をイオン注入することによってこのｎウェル
２中にｎウェル５を形成する。このＰウェル５の深さは
、Ｐウェル６．７の深さよりも小さくなる。

次に、ゲート電極１２，１５，１８．２１を形成した後
、ｎウェル５．　６．　７中に例えばヒ素（Ａｓ）のよ
うなｎ型不純物を高濃度にイオン注入する。これによっ
て、ｎウェル５中にｎ゛型のエミッタ領域９が形成され
るとともに、ｎウェル６中にはｎ゛型のソース領域１０
及びドレイン領域１１が形成され、ｎウェル７中にはｎ
＋型のソース領域１６及びドレイン領域１７が形成され
る。

次に、ｎウェル３．４中に例えばＢのようなｎ型不純物
を高濃度にイオン注入する。これによって、ｎウェル３
中にｐ＋型のソース領域１３及びドレイン領域１４が形
成されるとともに、ｎウェル４中にＰ゛型のソース領域
１９及びドレイン領域２０が形成される。

以上のように、この実施例によれば、降圧回路を構成す
るｎｐｎ型バイポーラトランジスタＴ＋のベース領域を
構成するｎウェル５を５Ｖ系のｎチャネルＭＯＳトラン
ジスタＴ２及び３．３ｖ系のｎチャネルＭＯＳトランジ
スタＴ４用のｎウェル６．７とは独立に形成することに
より、このｎｐｎ型バイポーラトランジスタのベース領
域を構成するＰウェル５の深さを５Ｖ系のｎチャネルＭ
ＯＳトランジスタＴ２及び３．３ｖ系のｎチャネルＭＯ
ＳトランジスタＴ４用のＰウェル６．７の深さよりも小
さくしている。このため、このｎｐｎ型バイポーラトラ
ンジスタＴ、のベース領域を構成するｐウェル５とｐ型
半導体基板ｌとの間の間隔を従来に比べて大きくするこ
とができ、従ってその分だけこのｐウェル５とＰ型半導
体基板１との間のパンチスルーは起きにくくなる。すな
わち、この実施例によれば、このｎｐｎ型バイポーラト
ランジスタＴ１のベース領域とｐ型半導体基板１との間
のパンチスルー耐性の向上を図ることができる。しかも
、この浅いｐウェル５は、５■系のｎチャネルＭＯＳト
ランジスタＴｔ及び３゜３ｖ系のｎチャネルＭＯＳトラ
ンジスタＴ、のパンチスルー耐性の向上のために行うｐ
型不純物のイオン注入の際に同時に形成することができ
るので、工程の増加はない。

この実施例による降圧回路内蔵ＭＯ３ＬＳＩは、例えば
スタティックＲＡＭやダイナミックＲＡＭに適用して好
適なものである。

ところで、スタティックＲＡＭの一種に完全０ＭＯ５型
スタティックＲＡＭがある。この完全０ＭＯ５型スタテ
ィックＲＡＭのメモリセルを第４図に示す。第４図に示
すように、この完全ＣＭＯ８型スタテスタティックのメ
モリセルは、一対のドライバトランジスタＱ５．Ｑｚ　
と一対の負荷用トランジスタＱ、、Ｑ、とにより構成さ
れたフリップフロップと、セル外とのデータのやりとり
のための一対のアクセストランジスタＱＳ、Ｑ、とによ
り構成されている。ＷＬはワード線、ＢＬ。

ＢＬはビット線を示す。また、■。０は電源電圧を表す
。近年、この完全ＣＭＯ３型スタテスタティックのメモ
リセルの負荷用トランジスタＱ３．Ｑ。

は、ｐチャネルの薄膜トランジスタ（ＴＰＴ）により構
成する試みがなされているが、ドライバトランジスタＱ
、、Ｑ、及びアクセストランジスタＱ、、Ｑ、はいずれ
も従来はバルクＳｉを用いて形＼ 成されていた。このため、メモリセル１個当たりの面積
は少なくともこれらのドライバトランジスタＱ、、Ｑ、
及びアクセストランジスタＱｓ、Ｑ−の面積だけは必要
であるので、メモリセルの面積縮小には限界があり、従
って集積密度の向上も困難であった。そこで、次にメモ
リセルの面積を縮小し、高集積密度化を図ることができ
る完全ＣＭＯ３型スタテスタティックについて説明する
。

第２図は完全ＣＭＯ３型スタテスタティックを示し、第
３図はその■−■線に沿っての断面図である。この完全
０ＭＯ５型スタティックＲＡＭのメモリセルの等価回路
は第４図に示す通りである。

なお、以下の説明は、第２図において一点鎖線で囲まれ
たｌメモリセルについて行う。

第２図及び第３図に示すように、この例による完全ＣＭ
Ｏ３型スタテスタティックにおいては、例えばｐ型Ｓｉ
基板のような半導体基板５１の表面に例えば５ｔＯｚｌ
ｌのようなフィールド絶縁膜５２が選択的に形成され、
これによって素子間分離が行われている。このフィール
ド絶縁膜５２の下側には、例えばｐ９型のチャネルスト
ッパー領域５３が形成されている。また、このフィール
ド絶縁膜５２で囲まれた活性領域の表面には、例えばＳ
ｉＯ□膜のようなゲート絶縁１５４が形成されている。

Ｇ、、Ｇ、はそれぞれドライバトランジスタＱ、、Ｑ２
のゲート電極を示す。これらのゲート電極Ｇ＋　、Ｇｚ
は、例えばＰのようなｎ型不純物が高濃度にドープされ
た例えばｎ°型の第１層目の多結晶Ｓｉ膜やこのｎ゛型
の第１層目の多結晶Ｓｉ膜上に例えばタングステンシリ
サイド（ＷＳｉｚ　）膜のような高融点金属シリサイド
膜を重ねたポリサイド膜などにより形成される。

一方、フィールド絶縁膜５２で囲まれた活性領域中には
、ソース領域またはドレイン領域を構成する例えばｎ゛
型の拡散層５５〜５８が形成されている。そして、ゲー
ト電極ＧＩと拡散層５５゜５６とによりｎチャネルＭＯ
Ｓトランジスタから成るドライバトランジスタＱ１が形
成されている。

同様に、ゲート電極Ｇ２と拡散層５７．５８とによりｎ
チャネルＭＯＳトランジスタから成るドライバトランジ
スタＱ２が形成されている。

Ｃ−、Ｃｚ　はベリラドコンタクト（ｂｕｒｉｅｄ　ｃ
ｏｎｔａｃ　ｔ　）用のコンタクトホールを示す。そし
て、ドライバトランジスタＱ、のゲート電極ＧＩの一端
はこのコンタクトホールＣ１を通じてドライバトランジ
スタＱ２の拡散層５８にコンタクトしている。また、ド
ライバトランジスタＱ２のゲート電極Ｇ２は、コンタク
トホールＣ２を通じてドライバトランジスタＱ、の拡散
層５６にコンタクトしている。

符号５９は例えばリンシリケートガラス（ＰＳＧ）膜や
５ｉｎ２膜のような眉間絶縁膜を示す。また、Ｃ３，Ｃ
４はこの眉間絶縁膜５９に形成されたベリノドコンタク
ト用のコンタクトホールを示す。符号６０は電源電圧Ｖ
ＳＳ供給用の接地電源線を示す。この接地電源線６０は
、例えばＰのようなｎ型不純物が高濃度にドープされた
例えばｎ゛型の第２層目の多結晶Ｓｉ膜やこのｎ゛型の
第２層目の多結晶Ｓｉ膜上に高融点金属シリサイド膜を
重ねたポリサイド膜などにより形成される。この接地電
源線６０は、コンタクトホールＣ３を通じてドライバト
ランジスタＱ、の拡散層５５にコンタクトしているとと
もに、コンタクトホールＣ４を通じてドライバトランジ
スタＱ２の拡散層５７にコンタクトしている。

符号６１は例えばＰＳＧ膜やＳｉＯ□膜のような眉間絶
縁膜を示す。また、Ｇ３　、Ｇ４はそれぞれ負荷用トラ
ンジスタＱ、、Ｑ４のゲート電極を示す。これらのゲー
ト電極Ｇ３，０４は、例えばＰのようなｎ型不純物が高
濃度にドープされた例えばｎ゛型の第３層目の多結晶Ｓ
ｉ膜により形成される。Ｃ５，Ｃｂは層間絶縁膜５９．
６１に形成されたベリノドコンタクト用のコンタクトホ
ールを示す。そして、ゲート電極Ｇ３の一端は、このコ
ンタクトホールＣ１を通じてドライバトランジスタＱ１
のゲート電極Ｇ１にコンタクトしている。

また、ゲート電極Ｇ４の一端は、コンタクトホールＣ６
を通じてドライバトランジスタＱ２のゲート電極Ｇ２に
コンタクトしている。

符号６２は例えばＳｉＯ□膜のようなゲート絶縁膜を示
す。Ｃ，、Ｃ，はこのゲート絶縁膜６２に形成されたベ
リノドコンタクト用のコンタクトホールを示す。また、
符号６３は電源電圧ＶｆｌＤ供給用の電源線を示す。こ
の電源！ＩＩＡ６３は、例えばＢのようなｎ型不純物が
高濃度にドープされた例えばｐ°型の第４層目の多結晶
Ｓｉ膜により形成される。また、符号６４．６５は例え
ば不純物がドープされていない第４層目の多結晶Ｓｉ膜
を示し、これらの多結晶Ｓｉ膜６４．６５によりそれぞ
れ負荷用トランジスタＱ、、Ｑ、のチャネル領域が構成
されている。さらに、符号６６．６７は例えばＢのよう
なｎ型不純物が高濃度にドープされた例えばＰ゛型の多
結晶Ｓｉ膜を示す。そして、ゲート電極Ｇ３と不純物が
ドープされていない第４層目の多結晶Ｓｉ膜６４とこの
多結晶Ｓｔ膜６４に隣接する部分の電源線６３を構成す
るＰ゛型の多結晶Ｓｉ膜及びｐ゛型の多結晶Ｓｉ膜６６
とにより、ｐチャネルＴＰＴから成る負荷用トランジス
タＱ３が形成されている。同様に、ゲート電極Ｇ、と不
純物がドープされていない第４層目の多結晶Ｓｉ膜６５
とこの多結晶５ｉｌｌ１６５に隣接する部分の電源線６
３を構成するＰ゛型の多結晶Ｓｉ膜及びｐ゛型の多結晶
Ｓｉ膜６７とにより、ｐチャネルＴＰＴから成る負荷用
トランジスタＱ４が形成されている。ここで、ｐ＋型の
多結晶Ｓｉ膜６７は、ベリノドコンタクト用のコンタク
トホールＣ７を通じて負荷用トランジスタＱ３のゲート
電極Ｇ３にコンタクトしている。また、ｐ゛型の多結晶
Ｓｉ膜６６は、ベリノドコンタクト用のコンタクトホー
ルＣ８を通じて負荷用トランジスタＱ４のゲート電極Ｇ
４にコンタクトしている。

符号６８は例えばＰＳＧ膜やＳｉＯ□膜のような眉間絶
縁膜を示す。Ｃ，、Ｃ，。はこの層間絶縁膜６８に形成
されたベリノドコンタクト用のコンタクトホールを示す
。符号６９．７０は例えばＰのようなｎ型不純物が高濃
度にイオン注入された例えばｎ゛型の第５層目の多結晶
Ｓ１膜を示す。また、符号７１．７２は例えば不純物が
ドープされていない例えば第５層目の多結晶Ｓｉ膜を示
し、これらの多結晶Ｓｉ膜７１．７２によりそれぞれア
クセストランジスタＱ３．Ｑ６のチャネル領域が構成さ
れている。そして、後述のワード線ＷＬと不純物がドー
プされていない第５層目の多結晶Ｓｉ膜７１とこの多結
晶Ｓｉ膜７１の両側の部分のｎ゛型の多結晶Ｓｉ膜６９
とにより、ｎチャネルＴＰＴから成るアクセストランジ
スタＱ、が形成されている。

同様に、ワード線ＷＬと不純物がドープされていない第
５層目の多結晶Ｓｉ膜７２とこの多結晶Ｓｉ膜７２の両
側の部分のｎ３型の多結晶Ｓｉ膜７０とにより、ｎチャ
ネルＴＰＴから成るアクセストランジスタＱ、が形成さ
れている。ここで、ｎ４型の多結晶Ｓｉ膜６９は、ベリ
ラドコンタクト用のコンタクトホールＣ６゜を通じて負
荷用トランジスタＱ３のゲート電極Ｇ、にコンタクトし
ている。また、ｎ３型の多結晶Ｓｉ膜７０は、ベリラド
コンタクト用のコンタクトホールＣ７を通じて負荷用ト
ランジスタＱ４のゲート電極Ｇ４にコンタクトしている
。

符号７３は例えばＳｉ０ｇ膜のようなゲート絶縁膜を示
す、また、ＷＬはワード線を示す。このワード線ＷＬは
、例えばＰのようなｎ型不純物が高濃度にドープされた
例えばｈ゛型の第６層目の多結晶Ｓｔ膜やこのｎ゛型の
第６層目の多結晶Ｓｔ腹膜上高融点金属シリサイド膜を
重ねたポリサイド膜などにより形成される。

符号７４は例えばＰＳＧ膜のような眉間絶縁膜を示す。

Ｃｌｌ＋　Ｃ，、はこの層間絶縁膜７４及び層間絶縁膜
７３に形成されたコンタクトホールを示す。また、ＢＬ
、ＢＬは例えばアルミニウム（ＡＩ）配線により形成さ
れたビット線を示す。ここで、ビット線ＢＬは、コンタ
クトホールＣ１，を通じてアクセストランジスタＱ、の
ソース領域またはドレイン領域を構成するｎ゛型の多結
晶Ｓｉ膜６９にコンタクトしている。またｚビット線Ｂ
Ｌは、コンタクトホールＣＩ！を通じてアクセストラン
ジスタＱ６のソース領域またはドレイン領域を構成する
ｎ＋型の多結晶Ｓｉ膜７０にコンタクトしている。

次に、上述のように構成された完全０ＭＯ３型スタティ
ックＲＡＭの製造方法の一例について説明する。

第２図及び第３図に示すように、まず半導体基板５１の
表面を選択的に熱酸化することによりフィールド絶縁膜
５２を形成して素子間分離を行う。

この際、あらかじめ半導体基板５１中に選択的にイオン
注入されてあった例えばＢのようなｐ型不純物が拡散し
て、このフィールド絶縁膜５２の下側に例えばｐ゛型の
チャネルストッパー領域５３が形成される。次に、フィ
ールド絶縁膜５２で囲まれた活性領域の表面に熱酸化法
によりゲート絶縁膜５４を形成する。次に、このゲート
絶縁膜５４及びフィールド絶縁膜５２の所定部分をエツ
チング除去してコンタクトホールＣ，，Ｃ，を形成する
。次に、ＣＶＤ法により全面に例えば第１層目の多結晶
Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例えばＰのような
不純物を熱拡散法やイオン注入法などにより高濃度にド
ープして低抵抗化した後、この多結晶Ｓｉ膜をエツチン
グにより所定形状にパターニングしてゲート電極Ｇ、、
Ｇ！を形成する。

次に、これらのゲート電極Ｇ、、Ｇ、をマスクとして半
導体基板１中に例えばＡｓのようなｎ型不純物を高濃度
にイオン注入する。これによって、ｎ“型の拡散層５５
，５６，５７．５８が形成される。

次に、ＣＶＤ法により全面に眉間絶縁膜５９を形成した
後、この眉間絶縁膜５９及びゲート絶縁膜５４の所定部
分をエツチング除去してコンタクトホールＣｓ、Ｃ＝を
形成する。

次に、ＣＶＤ法により全面に第２層目の多結晶Ｓｔ膜を
形成し、この多結晶Ｓｉ膜に例えばＰのような不純物を
高濃度にドープして低抵抗化した後、この多結晶Ｓｉ膜
をエツチングにより所定形状にパターニングして接地電
源線６０を形成する。

次に、ＣＶＤ法により全面に眉間絶縁膜６１を形成した
後、この眉間絶縁Ｍｌ！６１及び層間絶縁膜５９の所定
部分をエツチング除去してコンタクトホールＣｓ、Ｃｉ
を形成する。次に、ＣＶＤ法により全面に第３層目の多
結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例えばＰのよ
うな不純物を高濃度にドープして低抵抗化した後、この
多結晶Ｓｉ膜をエツチングにより所定形状にパターニン
グして負荷用トランジスタＱ、、Ｑ、のゲート電極Ｇ３
．Ｇ４を形成する。

次に、例えばＣＶＤ法により全面にゲート絶縁膜６２を
形成した後、このゲート絶縁膜６２の所定部分をエツチ
ング除去してコンタクトホールＣ？、ＣＩ＋を形成する
。なお、このゲート絶縁膜６２は、第３層目の多結晶Ｓ
ｉ膜により形成されたゲート電極Ｃ，，Ｃ，を熱酸化す
ることにより形成することも可能である。次に、ＣＶＤ
法により全面に第４層目の多結晶Ｓｉ膜を形成した後、
この多結晶Ｓｉ膜のうちの後に負荷用トランジスタＱコ
。

Ｑ４のチャネル領域となる部分の表面を例えばレジスト
パターン（図示せず）で覆い、このレジストパターンを
マスクとしてこの多結晶Ｓｉ膜中に例えばＢのようなｎ
型不純物を高濃度にイオン注入する。この後、レジスト
パターンを除去する。次に、この第４層目の多結晶Ｓｉ
膜をエツチングにより所定形状にバターニングして、電
源電圧ｖａｎ供給用の配線６３、ｐ゛型の多結晶Ｓｉ膜
６６．６７及び負荷用トランジスタＱ、、Ｑ、のチャネ
ル領域を構成する不純物がドープされていない多結晶Ｓ
ｉ膜６４．６５を形成する。

次に、ＣＶＤ法により全面に眉間絶縁１１１６Ｂを形成
した後、この眉間絶縁膜６８の所定部分をエツチング除
去してコンタクトホールＣ９，ＣＩｌ＋を形成する。次
に、ＣＶＤ法により全面に第５層目の多結晶Ｓｉ膜を形
成した後、この多結晶Ｓｉ膜をエツチングにより所定形
状にバターニングする。次に、この第５層目の多結晶Ｓ
ｉ膜上に例えば熱酸化法やＣＶＤ法によりゲート絶縁膜
７３を形成する。

次に、ＣＶＤ法により全面に例えば第６層目の多結晶Ｓ
ｉ膜を形成し、この多結晶Ｓｉ膜に例えば熱拡散法やイ
オン注入法などにより例えばＰのようなｎ型不純物を高
濃度にドープして低抵抗化した後、この多結晶Ｓｉ膜を
エツチングにより所定形状にバターニングしてワード線
ＷＬを形成する。この後、このワード線ＷＬをマスクと
して上述のバターニングされた第５層目の多結晶Ｓｉ膜
中に例えばＡｓのようなｎ型不純物を高濃度にイオン注
入する。これによって、例えばｎ゛型の第５層目の多結
晶Ｓｉ膜６９．７０と不純物がドープされていない第５
層目の多結晶Ｓｉ膜７１．７２とが形成される。

次に、ＣＶＤ法により全面に眉間絶縁膜７４を形成した
後、この層間絶縁膜７４及び層間絶縁膜７３の所定部分
をエツチング除去してコンタクトホールＣ１□、Ｃ１□
を形成する。次に、例えばスパッタ法により全面にへ１
膜を形成した後、このＡＩ膜をエツチングにより所定形
状にバターニングしてビット線ＢＬ、ＢＬを形成し、目
的とする完全０ＭＯ３型スタティックＲＡＭを完成させ
る。

以上のように、この例によれば、ドライバトランジスタ
Ｑ、、Ｑ、上に第３層目の多結晶Ｓｉ膜及び第４層目の
多結晶Ｓｉ膜により形成されたｐチャネルＴＰＴから成
る負荷用トランジスタＱ、、Ｑ。

を形成し、さらにこれらの負荷用トランジスタＱ、、Ｑ
４上に第５層目の多結晶Ｓｉ膜及び第６層目の多結晶５
ｉｐＪにより形成されたｎチャネルＴＰＴから成るアク
セストランジスタＱ、、Ｑ、を形成しているので、メモ
リセル１個当たりの面積はドライバトランジスタＱ９．
（ｈの面積だけで済み、従って従来に比べてメモリセル
の面積を大幅に縮小することができる。

なお、この例においては、負荷用トランジスタＱ、、Ｑ
４のゲート電極Ｃ，，Ｃ，を第３層目の多結晶Ｓｉ膜に
より形成しているが、これらのゲート電極Ｇ、、Ｃ４は
ドライバトランジスタＱ１゜Ｑ２のゲート電極Ｇ、、Ｇ
、で兼用することも可能であり、さらには拡散層を利用
することも可能である。

以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。

例えば、上述の実施例におけるｎチャネルＭＯＳトラン
ジスタ’ｒ２．Ｔ、及びＰチャネルＭＯＳトランジスタ
Ｔ、、Ｔ５は、ドレイン領域１１゜１７．１４．２０に
低不純物濃度部を設けてドレイン電界を緩和するＬ　Ｄ
　Ｄ　（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ）構
造とすることも可能である。

また、本発明は、−ｉに降圧回路を内蔵する各種の半導
体集積回路装置に適用することが可能である。

［発明の効果］ 以上述べたように、本発明によれば、降圧回路を構成す
るｎｐｎ型バイポーラトランジスタのベース領域を構成
する第２のｐウェルの深さがｎチャネルＭＯＳトランジ
スタが形成される第１のｐウェルの深さよりも小さいの
で、第２のｐウェルとｐ型半導体基板との間の間隔を大
きくすることができ、これによってｎｐｎ型バイポーラ
トランジスタのベース領域とｐ型半導体基板との間のパ
ンチスルー耐性の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例による降圧回路内蔵ＭＯ３Ｌ
ＳＩを示す断面図、第２図は６層の多結晶Ｓｉ膜を用い
てメモリセルを構成した完全ＣＭＯ８型スタテスタティ
ックを示す平面図、第３図は第２図の■−■線に沿って
の断面図、第４図は完全ＣＭＯ３型スタテスタティック
のメモリセルの等価回路を示す回路図、第５図は従来の
降圧回路内蔵ＭＯ３ＬＳＩを示す断面図である。 図面における主要な符号の説明 ｌａｐ型半導体基板、　２，３，４：ｎウェル、５．６
．７：ｐウェル、　８：フィールド絶縁膜、９：エミッ
タ領域、　　１０，１３，１６，１９：ソース領域、　
　１１，１４，１７．２０ニドレイン領域、　　１２．
１５．１８．２１：ゲート電極、Ｔ、５ｎｐｎ型バイポ
ーラトランジスタ、　Ｔ、。 Ｔ、：ｎチャネルＭＯＳトランジスタ、　Ｔ、。 Ｔｓ：ＰチャネルＭＯＳトランジスタ。

Claims (1)

1. 【特許請求の範囲】 　ｐ型半導体基板中に形成された第１のｎウェルに形成
   されたｐチャネルＭＯＳトランジスタと上記第１のｎウ
   ェル中に形成された第１のｐウェルに形成されたｎチャ
   ネルＭＯＳトランジスタとにより形成された相補型ＭＯ
   Ｓトランジスタと、上記ｐ型半導体基板中に形成された
   第２のｎウェルから成るコレクタ領域と上記第２のｎウ
   ェル中に形成された第２のｐウェルから成るベース領域
   と上記第２のｐウェル中に形成されたｎ型半導体領域か
   ら成るエミッタ領域とにより形成されたｎｐｎ型バイポ
   ーラトランジスタを用いた降圧回路とを有する半導体集
   積回路装置において、 上記第２のｐウェルの深さが上記第１のｐウェルの深さ
   よりも小さいことを特徴とする半導体集積回路装置。