JPS63155662A - Ｃｍｉｓ型ダイナミツクメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体基板内に溝型キャパシタを形成した周
辺ＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　）ｌｅｔａ
ｌ　ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ　
、相補型の絶縁ゲート電界効果トランジスタ）型のダイ
ナミックランダムアクセスメモリ装置に関するものであ
る。

（従来の技術） 情報蓄積用キャパシタとスイッチングトランジスタとの
直列回路をメモリセルとする１トランジスタ・１キヤパ
シタ型のダイナミックランダムアクセスメモリ装置（以
下、ＤＲＡ）ｌという）は、記憶容量の増大を図るため
に、高集積化の傾向にあり、例えば約３年でチップ当り
の容量が４倍程度に増加してきている。ＤＲＡＭの高集
積化はチップ面積のほぼ半分を占めるメモリセルの微細
化がキーポイントとなる。そこで単位面積当りの静電容
量が大きなキャパシタを作るために、種々の提案がなさ
れている。

従来、この種のＤＲＡ）ｆ技術としては、■　アイイー
イーイー　アイディエム　テクニカルダイジェスト（Ｉ
ＥＥＥ　ＩＥＤ）（Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ
）、（１９８２）（米）　［ア　コルグイティド　キャ
パシタ　セルフオー　メガバイト　ダイナミック　モス
　メモリイズ（Ａ　Ｃ０ＲＲＵＧＡＴＥＤ　ＣＡＰＡＣ
ＩＴＯＲＣＥＬＬ（ｃｃｃ）ＦＯＲＭＥＧＡＢＩＴ　Ｄ
ＹＮＡＨＩＣＨＯ３）ＩＥＨＯＲＩＥｓ）Ｐ、８０６−
８０８、■　日経マイクロデバイス、［３］（１９８６
−３）　、日経マグロウヒル社「周辺Ｃｌ４Ｏ３技術を
採用　Ｐウェル内に溝型キャパシタを形成Ｊ　Ｐ、９７
−１０３に記載されるものがあった。

前記文献■の技術では、半導体基板主面に異方性エツチ
ング技術で溝（以下、トレンチという）を形成し、その
トレンチ内面に沿って情報蓄積用のキャパシタを立体的
に形成することにより、メモリセルにあける平面的面積
の縮小化を図っている。

また、最近では、ＤＲＡＭの機能の多様化が強まり、例
えば疑似的にスタティックＲＡＭのように扱えるスタテ
ィックコラム動作や仮想スタティック動作が可能なもの
や、画像処理に適するように、シリアル出力機能を持っ
たメモリ等の市場要求が高まりつつおる。このような高
度な回路機能をもたせたＤＲＡ）Ｉを従来から広く用い
られているＮチャネルＭＩＳプロセス技術によるＥ−Ｅ
ロジック回路で実現しようとすると、消費電力や回路マ
ージンといった点において設計上の困難が生じるため、
Ｃ）ＩＩｓプロセス技術を用いるようになってきた。

前記文献■では、トレンチセルとＣＭＩＳプロセスを組
み合せたＣＭＩＳ型ＤＲＡ）ｉの技術が記載されている
。

このＤＲＡＩ（ではＰ型半導体基板内に比較的不純物濃
度の高いＰ型不純物拡散領域（以下、Ｐウェルという）
を形成すると共にＮウェルを形成し、トレンチ型キャパ
シタ及びＮチャネル１４Ｉｓ　トランジスタ（以下、Ｎ
ＭＩＳという）からなるメモリセル部を前記Ｐウェル内
に形成すると共に、ＰチャネルＭＩＳトランジスタ（以
下、Ｐ）ＩＩＳという）を前記Ｎウェルに形成し、それ
ら間ＩＳ及びＰＭＩＳによりＣＭＩＳを構成している。

このＤＲＡＩ４ではＰウェル内にメモリセル部を形成し
たので、トレンチセル間のリーク電流を低減させること
ができる。

（発明が解決しようとする問題点） しかしながら、上記構成のＣＭＩＳ型ＤＲＡ）ｌでは、
メモリセル部をＰウェル内に入れているため、次のよう
な問題点があった。

（ｉ）　トレンチ間のリーク電流を抑えることを優先し
てＰウェルの濃度を最適化すると、表面濃度が高くなり
、ＮＭＩＳの閾値電圧が高くなりすぎ、制御電圧のマー
ジンが小さくなって性能が低下する。

（ｉｉ）　　Ｐウェル濃度を上げて高くなったＮ）ＩＩ
ｓの閾値電圧を下げるためには、Ｎ型不純物をチャネル
にカウンタードープ（計数添加）する必要が生じるが、
このカウンタードープは制御が難しく、量産には不向き
である。

（ｉｉｉ）　　トレンチ間のバルク（半導体基板全体の
領域内）でのリーク電流を効果的に減らすためには、Ｐ
ウェルの深さはトレンチ深さより深くする必要があるが
、それによりＰウェルのドライブイン条件（形成条件）
が厳しくなる。すなわち１２００℃以上の高温や、１０
数時間以上のドライブイン時間が必要となる。

本発明は前記従来技術が持っていた問題点として、ＮＭ
ＩＳの閾値電圧が高くなって性能が低下する点、それを
防止するために製造工程が複雑になる　４一 点、およびＰウェルの深さを深くすることによる製造条
件の複雑化の点について解決したＣＭＩＳ型ＤＲＡ）ｌ
を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、Ｐウェル内にト
レンチ型キャパシタを形成し、その周辺回路をＣ）ｉＩ
ｓで構成したＣ）ＩＩｓ型ＤＲＡＭにおいて、Ｐ型半導
体基板上に生成したＮ型エピタキシャル層を貫通して選
択的に形成されたＰウェルと、このＰウェルに形成され
たトレンチ型のＭＩＳキャパシタと、前記Ｐウェルに形
成され前記ＭＩＳキャパシタに対する電荷転送を制御す
るＮＭＩＳとを備えたものでおる。

（作　用） 本発明によれば、以上のようにＣＭＩＳ型ＤＲＡＭを構
成したので、エピタキシャル層はＰウェルの深さの減少
化を可能にさせ、それによりＰウェル形成の容易化が図
れる。またＰウェル内に形成されたトレンチの深い部分
におけるパンチスルーは半導体基板により抑制可能とな
り、それによりＰつ工ル濃度を低くして聞Ｉｓの閾値電
圧の低減化が図れる。従って前記問題点を除去できるの
である。

（実施例） 第１図は本発明の実施例を示すＣ）ＩＩｓ型ＤＲＡＨｋ
：おける１トランジスタ・１キャパシタ型メモリセル部
の断面図、第２図は第１図の要部平面図、第３図はＮＭ
ＩＳ及びＰＭＩＳで構成された周辺回路部の要部断面図
である。

第１図及び第２図において、Ｐ型不純物濃度が７×１０
１５〜３刈０１７ｃｍ−３程度のＰ型半導体基板１上に
は、Ｎ型不純物濃度が１刈０１４〜１×１０１６ｃｍ−
３、厚みが２〜６μｍ程度のＮ型エピタキシャル層２が
形成され、さらにそのＮ型エピタキシャル層２を貫通し
てＰウェル３−１が形成されている。ここで、例えば半
導体基板１は不純物濃度が２×１０１６ｃｍ−３のＰ型
シリコン基板で構成されると共に、Ｎ型エピタキシャル
層２が不純物濃度５Ｘ１０１５ｃｍ−３及び厚み５μｍ
に形成される。

Ｐウェル３−１上には素子分離用のフィールド酸化膜４
が選択的に形成され、そのフィールド酸化膜４で包囲さ
れたＰウェル３−１中には深さ５μｍ程度の複数のトレ
ンチ５が掘られ、その各トレンチ５の内面に５ｉ０２等
からなる薄い誘電体膜６が被着されると共に、ポリシリ
コン等からなるキャパシタ電極７が充填され、複数のＭ
ＩＳキャパシタ１０が形成されている。

各ＨＩＣキャパシタ１０間におけるＰウェル３−１の表
面およびキャパシタ電極７上には酸化膜等のゲート絶縁
膜１１−１．１１−２が選択的に形成され、そのゲート
絶縁膜１１−１．１１−２上にポリシリコン等からなる
ゲート電極１２−１．１２−２が形成されると共に、そ
のゲート電極１２−１の両端に位置するゲート酸化膜１
１下に一対のＮ　型ソース・ドレイン拡散層１３−１．
１３−２が形成されている。またゲート電極１２−１．
１２−１上には中間絶縁膜１４、Ａ、Ｑ等の金属配線１
５及び保護膜１６が順次積層状態に形成され、その金属
配線１５が中間絶縁膜１４に設けられたコンタクトホー
ル１４ａを通して一方のソース・ドレイン拡散層１３−
２に接続されている。他方のソース・トレイン拡散層１
３−１はＭＩＳキャパシタ１０に接続されている。そし
てゲート電極１２−１及びソース・ドレイン拡散層１３
−１．１３−２によりＮＭＩＳ２０が構成されている。

ここで、メモリセル部においてはゲート電極１２−２が
ワード線を、金属配線１５がビット線をそれぞれ構成し
ている。

次に第３図に示す周辺回路部は、メモリセル部と同一の
Ｐ型半導体基板１上に形成されるセンスアンプ等からな
る回路部分であり、その半導体基板１上にはＮ型のエピ
タキシャル層２が形成され、ざらにそのエピタキシャル
層２を貫通してＰウェル３−２が形成されている。Ｐウ
ェル３−２の表面にはＮ）ｆＩｓ３０が、それと隣接す
るＮ型エピタキシャル層２の表面にはＰ）ｌＩｓ４０が
それぞれ形成され、それら聞ｌ５３０及びＰＭＩＳ４０
が直列に接続されてＣＭＩＳを構成している。

聞ｌ５３０はＰウェル３−２上の外縁に形成された素子
分離用のフィールド酸化膜４内に形成されており、Ｐウ
ェル３−２上にゲート絶縁膜１１−１を介して形成され
たゲート電極１２−１と、そのゲート電極１２−１の両
端下に形成された一対のＮ　型ソース・ドレイン拡散層
１３−１．１３−２とで構成されている。

またＰＩ（ＩＳ４０はＮ）ｌＩｓ３０に隣接してＮ型エ
ピタキシャル層２上に形成された素子分離用のフィール
ド配化膜４内に形成されており、エピタキシャル層２上
にゲート絶縁膜１１−１を介して形成されたゲート電極
１２−１と、そのゲート電極１２−１の両端下において
該ゲート電極１２−１により自己整合的に形成された一
対のＰ　型ソース・ドレイン拡散層１３−１１　。

１３−１２とで構成されている。そしてゲート電極１２
−１．１２−１上には中間絶縁膜１４、金属配線１５及
び保護膜１６が順次積層状態に形成され、その金属配線
１５か中間絶縁膜１４に設けられたコンタクトホール１
４ａ　、　１４ａを通してソース・ドレイン拡散層１３
−１及び１３−１１に接続されている。

以上の構成において、第１図及び第２図のワード線とし
て用いられるゲート電極１２−２を高レベルにすること
により、Ｎ１４ＩＳ２０をオン状態にし、ビット線とし
て用いられる金属配線１５を通してＭＩＳキャパシタ１
０に情報を書込んだり、また逆にＭＩＳキャパシタ１０
から金属配線１５へ情報を読出したりする。ゲート電極
１２−２が低レベルのときは、ＮＭＩＳ２０がオフ状態
となり、Ｉ（Ｉｓキャパシタ１０の内容が保持される。

そして第３図の周辺回路部では、ＮＭＩＳ３０及びＰＭ
ＩＳ４０で構成されるセンスアンプ等により、ＭＩＳキ
ャパシタ１０からの読出し情報に対する増幅等の処理を
行う。

次に、第１図及び第３図の製造工程図を示す第４図（１
）〜（６）を参照しつつ上記のＣ）ＩＩｓ型０ＲＡＩ４
の製造工程例を説明する。なお、第４図（１）〜（６）
における左側の断面図はメモリセル部を、右側の断面図
は周辺回路部をそれぞれ示している。

（ａ）第４図（１）の工程 不純物濃度２×１０１６ｃｍ−３程度のシリコン製Ｐ型
半導体基板１上に、ＳｉＨ４等の熱分解により不純物濃
度４×１０１５ｃｍ−３のシリコン製のＮ型エピタキシ
ャル層２を厚さ４μｍ程度成長させる。

（ｂ）第４図（２）の工程 全面に５ｉ０２からなる厚い酸化膜５０を被着し、Ｐウ
ェル３−１　、３−２を形成する領域のみ、その酸化膜
５０を除去し、ボロン等を５×１０１２ｃｍ−２程度の
ドーズ量でイオン注入し、例えば温度１１５０°ＣのＮ
２雰囲気下で１０時間程度ドライブインを施し、メモリ
セル部のすへてと周辺回路部の一部にＰウェル３−１　
、３−２を形成する。このＰウェル３−１゜３−２はド
ライブインによりエピタキシャル層２を貫通し、Ｐ型半
導体基板１に達している。

（Ｃ）第４図（３）の工程 素子分離用のフィールド酸化膜４を選択酸化法等により
形成する。

（ｄ）第４図（４）の工程 異方性ドライエツチング等により、メモリセル部にトレ
ンチ５を形成する。このトレンチ５はＭＩＳキャパシタ
の平面的な面積をできるだけ小さくするために、例えば
開口部を１．２　Ｘｌ、２μ尻、深さを５μｍとする。

次に、８１０２等からなる厚さ１２０人程レジキャパシ
タ絶縁膜用の誘電体膜６をトレンチ５の内面に熱酸化等
で形成した後、キャパシタの対向電極となる不純物を高
濃度に含んだポリシリコンを気相成長法（ＣＶＤ法）に
より堆積してトレンチ５内に充填し、次いでホトリソグ
ラフィ技術によりパターニングしてキャパシタ電極７を
形成する。

（ｅ）第４図（５）の工程 メモリセル部のＮ）ｌＩｓ２０と周辺回路部のＮ）ｌＩ
ｓ３０及びＰ）ｆｌｓ４０とを形成するために、ゲート
絶縁膜１２−１を熱酸化等で形成し、その上にゲート電
極用のポリシリコンをＣＶＤ等で堆積し、それらをパタ
ーニングしてゲート電極１２−１を形成する。なあ、メ
モリの動作速度等の制限からポリシリコンの抵抗が問題
になる場合には、ポリシリコンの代わりにポリサイド構
造や、リフラクトリ−メタル等をゲート電極１２−１と
して用いることもできる。

次に、メモリセル部及び周辺回路部のＮＭＩＳ２０゜３
０を形成するために、ヒ素等をイオン注入してＮ　型ソ
ース・ドレイン拡散層１３−１．１３−２を形成する。

この際、Ｐ）ｆＩｓ４０部分はレジスト等によりマスク
しておく。ざらに周辺回路部のＰＩ（ＩＳ４０を形成す
るために、聞ｌ５２０．３０部分をマスクしておき、ボ
ロン等をイオン注入してＰ　型のソース・ドレイン拡散
層１３−１１　、１３−１２を形成する。

（ｆ）第４図（６）の工程 メモリセル部及び周辺回路部に中間絶縁膜１４をＣＶＤ
法等で堆積し、その所定箇所にコンタクトホール１４ａ
を開け、へρ等の金属配線１５を被着する。

この金属配線１５はメモリセル部においてはビット線を
構成している。最後に保護膜１６を被着してウェハプロ
セスを終了する。

このようにして得られたＣｌ４ＩＳ型ＤＲＡ）Ｉにおけ
るウェル３−１　、３−２から半導体基板１方向への不
純物濃度のプロファイルを第５図に、Ｎ型エピタキシャ
ル層２から半導体基板１方向への不純物濃度のプロファ
イルを第６図にそれぞれ示す。

本実施例にＪ：れば、トレンチセルで構成されるＣＨＴ
Ｓ型ＤＲＡ）ｌにおいて、Ｐ型半導体基板１上にＮ型エ
ピタキシャル層２を成長させ、その一部にＰウェル３−
１　、３−２を半導体基板１に達するように形成し、該
Ｐウェル３−１内にトレンチセルを入れるようにしたの
で、次のような利点を有する。

（ｉ）　比較的薄いＮ型エピタキシャル層２を貫通する
だけの深さを有するＰウェル３−１を形成すればよいた
め、そのＰウェル形成のためのドライブイン条件の低温
及び短時間化が計れる。さらに隣接するトレンチセル間
の深い部分にお（ブるパンチスルー（貫通）は、高濃度
の半導体基板１によって効果的に抑制されるため、Ｐウ
ェル３−１の濃度を極端に高くする必要がない。そのた
め、Ｐウェル３−１内に形成されるＮＭＩＳ２０の閾値
電圧が大幅に高くなるのを防止できる。

（百）　　ＰＭＩＳ４０を形成するＮ型領域をエピタキ
シャル層２で形成しているので、不純物濃度を下げるこ
とができ、それによってＰＨＩｓ４０のソース・ドレイ
ン接合容量か減少し、高速動作と消費電流の減少化が計
れる。

（ｒｉ　）　　ＭＩＳキャパシタ１０における誘電体膜
６の大部分は、シリコン製エピタキシャル層２を酸化し
て得られた酸化膜で構成されるため、その酸化膜の膜質
がシリコン基板から形成した酸化膜よりも良く、高い歩
留りが期待できる。

なお、本発明は図示の実施例に限定されず、ＤＲＡＭの
仝体構造、形状、材質および製造工程等を他のものに変
形することか可能でおる。

（発明の効果） 以上詳細に説明したように、本発明によれば、Ｐ型半導
体基板上にＮ型エピタキシャル層を成長させ、その一部
にＰウェルを半導体基板に達するように設εプ、このＰ
ウェル内にトレンチセルを形成したので、エピタキシャ
ル層を貫通するだけの深さのＰウェルを形成すればよく
、そのＰウェルの形成が容易になる。さらに隣接するト
レンチセル間の深い部分におけるパンチスルーは半導体
基板によって抑制できるため、Ｐウェル濃度を低くして
そのＰウェル内に形成されるＮＭＩＳの閾値電圧の低減
化という効果も期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＣｌ−ｌｌ５型ＤＲＡＭ
にお°けるメモリセルの断面図、第２図は第１図の概略
　１６　一 平面図、第３図は本発明の実施例を示すＣＭＩＳ型ＤＲ
ＡＭにおける周辺回路部の断面図、第４図（１）〜（６
）は第１図及び第３図の製造工程図、第５図はＰウェル
の不純物プロファイル図、第６図はＮ型エピタキシャル
層のプロファイル図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型エ
ピタキシャル層、３−１　、３−２・・・・・・Ｐウェ
ル（Ｐ型不純物拡散領域）、５・・・・・・トレンチ（
溝）、６・・・・・・誘電体膜、７・・・・・・キャパ
シタ電極、１０・・・・・・ＭＩＳキャパシタ、１１−
１．１１−２・・・・・・ゲート絶縁膜、１２−１．１
２−２・・・・・・ゲート電極、１３−１．１３−２・
・・・・・Ｎ＋型ソース・ドレイン拡散層、１３−１１
　、１３−１２・・川・Ｐ＋型ソース・ドレイン拡散層
、１４・・・・・・中間絶縁膜、１５・・・・・・金属
配線、２０．３０・−・−・Ｎ１４１Ｓ、　４０−・−
ＰＩ’＋ＴＳ。 出願人代理人　　柿　　本　　恭　　成第１図の平面図 第２図 ３−２　：　Ｐウェル ７３−７７．１３−７２　：　Ｐ＋型ソ→ス下レイン拡
散層３Ｑ　：　ＮＭＩＳ ４０′ＰＭＩＳ 本発明の周辺回路部の断面図 第３図 −へ６６一

Claims (1)

1. 【特許請求の範囲】 　Ｐ型半導体基板上に生成したＮ型エピタキシャル層を
   貫通して選択的に形成されたＰ型不純物拡散領域と、 このＰ型不純物拡散領域に形成された溝型のＭＩＳキャ
   パシタと、 前記Ｐ型不純物拡散領域に形成され前記ＭＩＳトランジ
   スタに対する電荷転送を制御するＮチャネルＭＩＳキャ
   パシタとを備えたことを特徴とするＣＭＩＳ型ダイナミ
   ックメモリ装置。