JPH0427220Y2 - - Google Patents
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- JPH0427220Y2 JPH0427220Y2 JP1046684U JP1046684U JPH0427220Y2 JP H0427220 Y2 JPH0427220 Y2 JP H0427220Y2 JP 1046684 U JP1046684 U JP 1046684U JP 1046684 U JP1046684 U JP 1046684U JP H0427220 Y2 JPH0427220 Y2 JP H0427220Y2
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- 230000002265 prevention Effects 0.000 claims description 7
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- HRANPRDGABOKNQ-ORGXEYTDSA-N (1r,3r,3as,3br,7ar,8as,8bs,8cs,10as)-1-acetyl-5-chloro-3-hydroxy-8b,10a-dimethyl-7-oxo-1,2,3,3a,3b,7,7a,8,8a,8b,8c,9,10,10a-tetradecahydrocyclopenta[a]cyclopropa[g]phenanthren-1-yl acetate Chemical compound C1=C(Cl)C2=CC(=O)[C@@H]3C[C@@H]3[C@]2(C)[C@@H]2[C@@H]1[C@@H]1[C@H](O)C[C@@](C(C)=O)(OC(=O)C)[C@@]1(C)CC2 HRANPRDGABOKNQ-ORGXEYTDSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案はCMOS FETで構成されているスイツ
チ回路（CMOS SWまたはU2と略称）で発生す
るラツチアツプを防止する回路に関する。
チ回路（CMOS SWまたはU2と略称）で発生す
るラツチアツプを防止する回路に関する。
現在、商品化されているCMOS SWは通常単
一電源電圧で使用される。すなわち１方の電源端
子VEEに0Vを加え他方の端子VDDに例えば＋15V
または6Vを加えて使用される。使用時にこの
CMOS SWによつてスイツチされる信号はほぼ
VDD〜VEE間の電圧範囲に制約される。例えば抵
抗式温度変換器に含まれる演算増幅器U1の出力
E2をCMOS SWに導びき切換える場合（第１図
参照）U1は例えば±15Vの２電源で駆動される
場合に、正常動作時はE2は１〜5Vの範囲にあり
0V以上の電圧であるが、U1の入力の開放時や、
スイツチＳを切換えU2の出力をその上限側また
は下限側に振り切らせた場合に、U2のスイツチ
入出力に0V以下の信号電圧がかかる可能性があ
る。図に示すように増幅器の出力端２にダイオー
ドＤの陰極を接続しE2の電圧は略−0.6〜−0.7V
にクリツプされる。このときCMOS SWのVEE端
の電位が0Vであると、スイツチ入力電圧E2はVEE
の電位以下となりCMOS SWにラツチアツプ現
象が起こり入出力配線あるいは電源線の溶断が誘
起される原因とになる。この現象を防止するため
にVEEの電位を入力信号E2より低い電位に保つ必
要がある。その方法として、演算増幅器U1を駆
動する２電源±VSのうちスイツチ回路U2のVDD端
電圧（例えば＋15V）と反対極性の電圧−VS（−
15V）利用し、負の電圧端−VSと電位基準点Ｇと
の間の電圧をR1とR2とから成る分圧器で分圧し
分圧点４の電圧をVEEに与える回路（第２図参
照）、また第３図に示すごとく負の電源電圧端−
VSとＧとの間にダイオードＤと電流制限用抵抗
R1の直列回路を挿入し、ＤとR1との接続点４の
電圧をVEE端に与える回路、あるいは第４図に示
すごとく−VSとＧとの間に電流制限用抵抗R1と
ツエナーダイオードDZを挿入し、DZとR1接続点
４の電圧をVEEに与える回路等が提案されるがこ
れらの回路は何れも次に述べるような欠点があ
る。即ち、CMOS SWのスイツチＳの切換時に
はVEE端からなり大きな電流Ｉ（数mA程度）が流
れ出るので、第２図の回路ではその電流が抵抗
R1，R2に分流しVEEの電位がもち上がり0V以上
になり、スイツチ入力信号E2との関係からU2ス
イツチがラツチアツプを起す可能性がある。VEE
の電位のもち上がりをおさえるためにR1，R2の
値を小さくすればこれらの抵抗を常時流れる電流
が大きくなり消費電力が大きくなる欠点がある。
第３図の回路においても第２図の回路と同様にス
イツチＳの切換わり時にR1に電流が流れVEEが
0V以上になりラツチアツプの原因は解消されな
い。第４図の回路ではツエナーダイオードDZの
ツエナー電圧をVZとすると、VEEの電位は−Vzに
保たれる。また、スイツチＳの切換わり時にR1
に電流I1が流れVEEの電位がもち上がろうとした
時DZにI3方向の電流が流れ、VEEの電位は0.6V〜
0.7V程度におさえられる。したがつて、VEEの電
位がスイツチ入力信号の電圧を越える可能性が少
なくなり入出力信号の回路に電流制限抵抗Ｒを挿
入すればラツチアツプの起るの防止することがで
きる。しかしながら、ツエナー電圧VZが2V以下
のツエナーダイオードは現在入手不可能であり、
VDDの変換規格（15V±10％）を考慮するとVDD〜
VEE間の電圧はCMOS SWの絶対最大定格を超過
することになるのでこの回路は実用できないうら
みがある。第２図、第３図の回路の場合もスイツ
チ信号の入出力に抵抗Ｒを挿入しここを流れる電
流を制限しているが、VEEの電位のもち上りが大
きければＲを通して流れる電流が多くなりこれが
ラツチアツプのトリガーとなる確率が高くなる。
いずれにしてもスイツチＳの切換わり時にVEE点
の電位の0V以上へのもち上りはできるかぎり小
さくおさえることがラツチアツプ防止の有効な解
決策である。本考案は、簡単な構成の回路て
CMOSスイツチの切換わり時にVEEの電位を＋1V
以下におさえCMOS SWのラツチアツプを防止
する回路を実現するものである。以下本考案の実
施例図面を参照して詳しく説明する。
一電源電圧で使用される。すなわち１方の電源端
子VEEに0Vを加え他方の端子VDDに例えば＋15V
または6Vを加えて使用される。使用時にこの
CMOS SWによつてスイツチされる信号はほぼ
VDD〜VEE間の電圧範囲に制約される。例えば抵
抗式温度変換器に含まれる演算増幅器U1の出力
E2をCMOS SWに導びき切換える場合（第１図
参照）U1は例えば±15Vの２電源で駆動される
場合に、正常動作時はE2は１〜5Vの範囲にあり
0V以上の電圧であるが、U1の入力の開放時や、
スイツチＳを切換えU2の出力をその上限側また
は下限側に振り切らせた場合に、U2のスイツチ
入出力に0V以下の信号電圧がかかる可能性があ
る。図に示すように増幅器の出力端２にダイオー
ドＤの陰極を接続しE2の電圧は略−0.6〜−0.7V
にクリツプされる。このときCMOS SWのVEE端
の電位が0Vであると、スイツチ入力電圧E2はVEE
の電位以下となりCMOS SWにラツチアツプ現
象が起こり入出力配線あるいは電源線の溶断が誘
起される原因とになる。この現象を防止するため
にVEEの電位を入力信号E2より低い電位に保つ必
要がある。その方法として、演算増幅器U1を駆
動する２電源±VSのうちスイツチ回路U2のVDD端
電圧（例えば＋15V）と反対極性の電圧−VS（−
15V）利用し、負の電圧端−VSと電位基準点Ｇと
の間の電圧をR1とR2とから成る分圧器で分圧し
分圧点４の電圧をVEEに与える回路（第２図参
照）、また第３図に示すごとく負の電源電圧端−
VSとＧとの間にダイオードＤと電流制限用抵抗
R1の直列回路を挿入し、ＤとR1との接続点４の
電圧をVEE端に与える回路、あるいは第４図に示
すごとく−VSとＧとの間に電流制限用抵抗R1と
ツエナーダイオードDZを挿入し、DZとR1接続点
４の電圧をVEEに与える回路等が提案されるがこ
れらの回路は何れも次に述べるような欠点があ
る。即ち、CMOS SWのスイツチＳの切換時に
はVEE端からなり大きな電流Ｉ（数mA程度）が流
れ出るので、第２図の回路ではその電流が抵抗
R1，R2に分流しVEEの電位がもち上がり0V以上
になり、スイツチ入力信号E2との関係からU2ス
イツチがラツチアツプを起す可能性がある。VEE
の電位のもち上がりをおさえるためにR1，R2の
値を小さくすればこれらの抵抗を常時流れる電流
が大きくなり消費電力が大きくなる欠点がある。
第３図の回路においても第２図の回路と同様にス
イツチＳの切換わり時にR1に電流が流れVEEが
0V以上になりラツチアツプの原因は解消されな
い。第４図の回路ではツエナーダイオードDZの
ツエナー電圧をVZとすると、VEEの電位は−Vzに
保たれる。また、スイツチＳの切換わり時にR1
に電流I1が流れVEEの電位がもち上がろうとした
時DZにI3方向の電流が流れ、VEEの電位は0.6V〜
0.7V程度におさえられる。したがつて、VEEの電
位がスイツチ入力信号の電圧を越える可能性が少
なくなり入出力信号の回路に電流制限抵抗Ｒを挿
入すればラツチアツプの起るの防止することがで
きる。しかしながら、ツエナー電圧VZが2V以下
のツエナーダイオードは現在入手不可能であり、
VDDの変換規格（15V±10％）を考慮するとVDD〜
VEE間の電圧はCMOS SWの絶対最大定格を超過
することになるのでこの回路は実用できないうら
みがある。第２図、第３図の回路の場合もスイツ
チ信号の入出力に抵抗Ｒを挿入しここを流れる電
流を制限しているが、VEEの電位のもち上りが大
きければＲを通して流れる電流が多くなりこれが
ラツチアツプのトリガーとなる確率が高くなる。
いずれにしてもスイツチＳの切換わり時にVEE点
の電位の0V以上へのもち上りはできるかぎり小
さくおさえることがラツチアツプ防止の有効な解
決策である。本考案は、簡単な構成の回路て
CMOSスイツチの切換わり時にVEEの電位を＋1V
以下におさえCMOS SWのラツチアツプを防止
する回路を実現するものである。以下本考案の実
施例図面を参照して詳しく説明する。
第５図は本考案の実施例回路の構成を示す。こ
の回路は第２図で例示せる回路を改良し、図の如
く電源端子の低電位端VEEと電位基準点Ｇとの間
に挿入されている抵抗R2と並列にダイオードD1
を接続する。この場合VEE端にD1の陽極電極をＧ
端に陰極電極をそれぞれ接続する。
の回路は第２図で例示せる回路を改良し、図の如
く電源端子の低電位端VEEと電位基準点Ｇとの間
に挿入されている抵抗R2と並列にダイオードD1
を接続する。この場合VEE端にD1の陽極電極をＧ
端に陰極電極をそれぞれ接続する。
この構成によればスイツチ回路U2のスイツチ
Ｓの切換わる時にVEE端がここを通つて流れる電
流Ｉによつてもち上がるときその値をダイオード
D1の順方向電圧降下すなわち0.6〜07V以下にお
さえることができる。かくすればスイツチ回路
U2のスイツチ入力信号端２の電位がVEE端の電位
以下になつても入力信号回路に流れる電流は、こ
こに挿入されている電流制限用抵抗Ｒで小さい値
に制限されスイツチ回路U2にラツチアツプが生
ずるのを防止することができる。市販されている
ダイオードD1の順方向に流れる電流による電圧
降下は規格化されておりその最大値は予想可能で
ある。また、市販のCMOS SWにおいてスイツ
チＳの入出力端子ａ，ｂ，ｃを通つて流れる電流
が規定値以下（例えば10mA以下）の場合はラツ
チアツプが生じないと保証されている。したがつ
て入出力に接続する抵抗Ｒの値もスイツチ回路
U2にラツチアツプが生じな値に決定することが
できる。またスイツチ回路U2の電源電圧（VDD〜
VEE）も許容最大定格以下におさえられる。
Ｓの切換わる時にVEE端がここを通つて流れる電
流Ｉによつてもち上がるときその値をダイオード
D1の順方向電圧降下すなわち0.6〜07V以下にお
さえることができる。かくすればスイツチ回路
U2のスイツチ入力信号端２の電位がVEE端の電位
以下になつても入力信号回路に流れる電流は、こ
こに挿入されている電流制限用抵抗Ｒで小さい値
に制限されスイツチ回路U2にラツチアツプが生
ずるのを防止することができる。市販されている
ダイオードD1の順方向に流れる電流による電圧
降下は規格化されておりその最大値は予想可能で
ある。また、市販のCMOS SWにおいてスイツ
チＳの入出力端子ａ，ｂ，ｃを通つて流れる電流
が規定値以下（例えば10mA以下）の場合はラツ
チアツプが生じないと保証されている。したがつ
て入出力に接続する抵抗Ｒの値もスイツチ回路
U2にラツチアツプが生じな値に決定することが
できる。またスイツチ回路U2の電源電圧（VDD〜
VEE）も許容最大定格以下におさえられる。
第６図は本考案のラツチアツプの防止回路を適
用せるCMOSスイツチU2を抵抗式温度変換器の
故障時に出力信号をバーンアウト信号への切換え
に応用せる場合の回路例を示す。図において、
Rtは測温抵抗体で基準電源Vrefから定電流I1が供
給されRtの温度による変化は電圧に変換される。
この変換電圧は増幅器U1により増幅されその出
力端２に出力電圧E2を生じる。E2はCMOSスイ
ツチU2のスイツチ信号の入力端に導びかれる。
ここに使用されているスイツチU2は切換スイツ
チS1，S2の２組みからなる複合回路でその電源端
VEEは第５図と同様に抵抗R1，R2およびダイオー
ドD1とで構成されるラツチアツプ防止回路に接
続されている。図においてはU2のスイツチS1，
S2の切換えを制御する信号CONにはRtに電流を
供給する入力端１に発生する電圧E1が利用され
る。Rtに定電流が供給されている平常の動作状
態にあつては入力端１の電圧E1はほとんど零に
近く、この信号に制御されるスイツチS1，S2はそ
の出力端O1，O2がそれぞれＬ側端子と接続し増
幅器U1の出力電圧E2はスイツチS1を通つて出力
OUTに導びかれる。
用せるCMOSスイツチU2を抵抗式温度変換器の
故障時に出力信号をバーンアウト信号への切換え
に応用せる場合の回路例を示す。図において、
Rtは測温抵抗体で基準電源Vrefから定電流I1が供
給されRtの温度による変化は電圧に変換される。
この変換電圧は増幅器U1により増幅されその出
力端２に出力電圧E2を生じる。E2はCMOSスイ
ツチU2のスイツチ信号の入力端に導びかれる。
ここに使用されているスイツチU2は切換スイツ
チS1，S2の２組みからなる複合回路でその電源端
VEEは第５図と同様に抵抗R1，R2およびダイオー
ドD1とで構成されるラツチアツプ防止回路に接
続されている。図においてはU2のスイツチS1，
S2の切換えを制御する信号CONにはRtに電流を
供給する入力端１に発生する電圧E1が利用され
る。Rtに定電流が供給されている平常の動作状
態にあつては入力端１の電圧E1はほとんど零に
近く、この信号に制御されるスイツチS1，S2はそ
の出力端O1，O2がそれぞれＬ側端子と接続し増
幅器U1の出力電圧E2はスイツチS1を通つて出力
OUTに導びかれる。
いま、測温抵抗Rtの内部導線またはＡ，Ｃの
導線の何れかが断線すれば入力端１の電圧E1が
上昇しスイツチ回路U2の中のスイチツ素子S1，
S2の出力端子O1，O2はそれぞれＨ側端子に切り
換わる。第７図はこの故障時t1とこれに対応する
電源端VEEに発生する電圧波形を例示する。もし
VEEに接続するラツチアツプ防止回路に含まれる
ダイオードD1がない場合は、VEEの電位は点線で
示す如く４〜5V程度まで上昇しその最大値もま
ちまちである。この電位上昇はVEE点を通り抵抗
R1，R2に電流が流出するためである。図に示す
ごとくR2と並列にD1を付加してあれば、VEEの電
位は実線で示すごとく略＋0.7V以下におさえら
れる。スイツチ素子S1，S2出力端O1，O2がＨ側
に切換わるとバーンアウト信号発生回路BUの出
力端１０の電圧は抵抗R4を通りスイツチS2のO2
点に導かれる。いまBUのスイツチSW1の端子６
−７を閉成しておけばVB点の電圧6Vは抵抗R4，
R6を通してコンデンサC1を充電しR4，R6とC1と
で定まる充電時定数にしたがつてC1の電圧VCは
6Vにむかつて上昇し、VCはR7とS1のＨ→O1を通
りS1の出力に増幅器U2の電圧E2の上限値より高
い電圧を送り出す。また、BU回路のSW1の８−
９を閉成せる場合はVCは0Vまで下降する。この
ようにU2回路の切換によりバーンアウト動作が
行なわれる。
導線の何れかが断線すれば入力端１の電圧E1が
上昇しスイツチ回路U2の中のスイチツ素子S1，
S2の出力端子O1，O2はそれぞれＨ側端子に切り
換わる。第７図はこの故障時t1とこれに対応する
電源端VEEに発生する電圧波形を例示する。もし
VEEに接続するラツチアツプ防止回路に含まれる
ダイオードD1がない場合は、VEEの電位は点線で
示す如く４〜5V程度まで上昇しその最大値もま
ちまちである。この電位上昇はVEE点を通り抵抗
R1，R2に電流が流出するためである。図に示す
ごとくR2と並列にD1を付加してあれば、VEEの電
位は実線で示すごとく略＋0.7V以下におさえら
れる。スイツチ素子S1，S2出力端O1，O2がＨ側
に切換わるとバーンアウト信号発生回路BUの出
力端１０の電圧は抵抗R4を通りスイツチS2のO2
点に導かれる。いまBUのスイツチSW1の端子６
−７を閉成しておけばVB点の電圧6Vは抵抗R4，
R6を通してコンデンサC1を充電しR4，R6とC1と
で定まる充電時定数にしたがつてC1の電圧VCは
6Vにむかつて上昇し、VCはR7とS1のＨ→O1を通
りS1の出力に増幅器U2の電圧E2の上限値より高
い電圧を送り出す。また、BU回路のSW1の８−
９を閉成せる場合はVCは0Vまで下降する。この
ようにU2回路の切換によりバーンアウト動作が
行なわれる。
第１図はCMOS SWの使用例の回路図を示す。
第２図、第３図および第４図はCMOS SWのラ
ツチアツプ防止するために提案された回路例を示
す。第５図は本考案のラツチアツプ防止回路の実
施例回路である。第６図は本考案のラツチアツプ
防止回路を実施せるCMOS SWを応用せる回路
例を示す。第７図はその動作説明のための電圧波
形図である。 U2……CMOS SW、VEE……電源端子、R1，
R2……分圧抵抗、D1……ダイオード素子。
第２図、第３図および第４図はCMOS SWのラ
ツチアツプ防止するために提案された回路例を示
す。第５図は本考案のラツチアツプ防止回路の実
施例回路である。第６図は本考案のラツチアツプ
防止回路を実施せるCMOS SWを応用せる回路
例を示す。第７図はその動作説明のための電圧波
形図である。 U2……CMOS SW、VEE……電源端子、R1，
R2……分圧抵抗、D1……ダイオード素子。
Claims (1)
- １方の電源端子VEEに0Vを加え他方の電源端子
VDDに一定電圧を加え、スイツチされる信号をこ
の電圧範囲に制約するCMOSスイツチにつき、
入力電圧が前記電源端子VEE側の電位以下の際に
起こるラツチアツプを防止するCMOSスイツチ
のラツチアツプ防止回路において、前記電源端子
VDDに印加される電圧とは反対極性の電圧−VSと
電位基準点Ｇとの間に設置されその共通接続点が
前記電源端子VEEに接続される２つの抵抗R1，R2
よりなる直列回路と、前記電源端子VEEと前記電
位基準点Ｇとの間に設置されその陽極電極が前記
電極端子VEEに接続されるとともにその陰極電極
が前記電位基準点Ｇに接続されるダイオード素子
とを設けたことを特徴とするCMOSスイツチの
ラツチアツプ防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046684U JPS60124138U (ja) | 1984-01-27 | 1984-01-27 | Ｃｍｏｓスイッチのラッチアップ防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046684U JPS60124138U (ja) | 1984-01-27 | 1984-01-27 | Ｃｍｏｓスイッチのラッチアップ防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124138U JPS60124138U (ja) | 1985-08-21 |
| JPH0427220Y2 true JPH0427220Y2 (ja) | 1992-06-30 |
Family
ID=30491677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1046684U Granted JPS60124138U (ja) | 1984-01-27 | 1984-01-27 | Ｃｍｏｓスイッチのラッチアップ防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124138U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12125335B2 (en) | 2016-10-12 | 2024-10-22 | Uber Technologies, Inc. | Facilitating direct rendezvous for a network service |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2559141B2 (ja) * | 1989-06-29 | 1996-12-04 | 三菱電機株式会社 | アナログスイツチ |
-
1984
- 1984-01-27 JP JP1046684U patent/JPS60124138U/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12125335B2 (en) | 2016-10-12 | 2024-10-22 | Uber Technologies, Inc. | Facilitating direct rendezvous for a network service |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60124138U (ja) | 1985-08-21 |
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