JPH04273167A - 縦型パワーｍｏｓ ｆｅｔ - Google Patents
縦型パワーｍｏｓ ｆｅｔInfo
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- JPH04273167A JPH04273167A JP3033277A JP3327791A JPH04273167A JP H04273167 A JPH04273167 A JP H04273167A JP 3033277 A JP3033277 A JP 3033277A JP 3327791 A JP3327791 A JP 3327791A JP H04273167 A JPH04273167 A JP H04273167A
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- vertical power
- region
- unit cell
- conductivity type
- drain
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、チャンネルでの特性を
均一にする形状に作製して、電界集中による耐圧低下を
防ぎ、リーク電流を低減し、かつ、低オン電圧で、高速
のスイッチング動作が可能な縦型パワーＭＯＳ ＦＥ
Ｔに関するものである。
均一にする形状に作製して、電界集中による耐圧低下を
防ぎ、リーク電流を低減し、かつ、低オン電圧で、高速
のスイッチング動作が可能な縦型パワーＭＯＳ ＦＥ
Ｔに関するものである。
【０００２】
【従来の技術】従来の代表的な縦型パワーＭＯＳ Ｆ
ＥＴの断面を図４に示した。図４はＮチャンネル縦型パ
ワーＭＯＳ ＦＥＴであり、その構成は、Ｎ型低比抵
抗のドレイン基板（Ｎ＋層）１の表面上に、エピタキシ
ャル成長で形成した高比抵抗のドレイン層（Ｎ−層）２
があり、このドレイン層２の表面層にチャンネル部１０
を形成するため、一般には４角形のウエル領域３を多数
一定間隔をおいて配列していた。該ウエル領域３内に、
その表面でドレイン層２からチャンネル長１０の長さだ
け離したＮ型の低抵抗ソース領域４（Ｎ＋領域）が形成
され単位セルになっていた。
ＥＴの断面を図４に示した。図４はＮチャンネル縦型パ
ワーＭＯＳ ＦＥＴであり、その構成は、Ｎ型低比抵
抗のドレイン基板（Ｎ＋層）１の表面上に、エピタキシ
ャル成長で形成した高比抵抗のドレイン層（Ｎ−層）２
があり、このドレイン層２の表面層にチャンネル部１０
を形成するため、一般には４角形のウエル領域３を多数
一定間隔をおいて配列していた。該ウエル領域３内に、
その表面でドレイン層２からチャンネル長１０の長さだ
け離したＮ型の低抵抗ソース領域４（Ｎ＋領域）が形成
され単位セルになっていた。
【０００３】図３に示したのは、以上で説明した単位セ
ルを最も一般的なメッシュゲート構造に配置した平面図
である。この図３でも示されているように、ウエル領域
３も、ソース領域４も正方形パターンのマスクを用いた
イオン注入によるセルフアラインによってチャンネル部
１０を形成していたので、単位セルの形状も同じ正方形
のみで形成されていた。
ルを最も一般的なメッシュゲート構造に配置した平面図
である。この図３でも示されているように、ウエル領域
３も、ソース領域４も正方形パターンのマスクを用いた
イオン注入によるセルフアラインによってチャンネル部
１０を形成していたので、単位セルの形状も同じ正方形
のみで形成されていた。
【０００４】続いて、各ウエル領域３は、その内部のソ
ース領域４へのソース電極７接続部を除いて、ゲート絶
縁膜になるシリコン酸化膜６で表面を被覆し、該シリコ
ン酸化膜６の表面に少なくともチャンネル層１０とドレ
イン領域２の表面上を被覆するポリシリコンのゲート電
極５が形成されている。
ース領域４へのソース電極７接続部を除いて、ゲート絶
縁膜になるシリコン酸化膜６で表面を被覆し、該シリコ
ン酸化膜６の表面に少なくともチャンネル層１０とドレ
イン領域２の表面上を被覆するポリシリコンのゲート電
極５が形成されている。
【０００５】更に、ゲート電極５は、ＰＳＧ（リン・シ
リケート・ガラス）等の絶縁膜８で覆い、その絶縁膜８
の上にスパッタ又は蒸着等の方法でソース領域４とソー
ス領域４内のウエル領域３とに同時にコンタクトした金
属のソース電極７が形成され、又、ドレイン基板１の裏
面側にも金属性のドレイン電極９が真空蒸着等によって
形成されている。
リケート・ガラス）等の絶縁膜８で覆い、その絶縁膜８
の上にスパッタ又は蒸着等の方法でソース領域４とソー
ス領域４内のウエル領域３とに同時にコンタクトした金
属のソース電極７が形成され、又、ドレイン基板１の裏
面側にも金属性のドレイン電極９が真空蒸着等によって
形成されている。
【０００６】以上の構成の縦型パワーＭＯＳ ＦＥＴ
のゲート電極５に所定の電圧を印加すると、ゲート電極
５と絶縁膜６を介して対応したウエル領域の表面にチャ
ンネルが形成され、このときソース電極７に対してドレ
イン電極９に電圧を印加すると、電流はドレイン電極９
からドレイン領域１．２，チャンネル部１０，ソース領
域４及びソース電極７を通って流れた。（この電流は、
図４の点線と矢印で示した。）以上の構成からなる縦型
ＭＯＳ ＦＥＴは、半導体基板の同一表面にソース領
域とドレイン領域を配置した横型ＭＯＳ ＦＥＴと比
較すると、電流の取出し領域を長くできるので大電流を
扱う素子に適している。更に、ウエル領域３とソース領
域４はゲート電極５をマスクにしたセルフアラインによ
って作製できたことも、この従来構造からの縦型ＭＯＳ
ＦＥＴの特徴であった。しかし、以上で説明したよ
うにゲート電極５をマスクにした単位セルの表面パター
ンは正方形になっていた。
のゲート電極５に所定の電圧を印加すると、ゲート電極
５と絶縁膜６を介して対応したウエル領域の表面にチャ
ンネルが形成され、このときソース電極７に対してドレ
イン電極９に電圧を印加すると、電流はドレイン電極９
からドレイン領域１．２，チャンネル部１０，ソース領
域４及びソース電極７を通って流れた。（この電流は、
図４の点線と矢印で示した。）以上の構成からなる縦型
ＭＯＳ ＦＥＴは、半導体基板の同一表面にソース領
域とドレイン領域を配置した横型ＭＯＳ ＦＥＴと比
較すると、電流の取出し領域を長くできるので大電流を
扱う素子に適している。更に、ウエル領域３とソース領
域４はゲート電極５をマスクにしたセルフアラインによ
って作製できたことも、この従来構造からの縦型ＭＯＳ
ＦＥＴの特徴であった。しかし、以上で説明したよ
うにゲート電極５をマスクにした単位セルの表面パター
ンは正方形になっていた。
【０００７】
【発明が解決しようとする課題】以上で説明した、現在
使用されている縦型パワーＭＯＳ ＦＥＴは、動作領
域が長くなり、かつ、作製が容易なことから、図３に表
面パターンを示したメッシュゲート構造と呼ばれる正方
形の単位セルを配列した構成を用いていた。
使用されている縦型パワーＭＯＳ ＦＥＴは、動作領
域が長くなり、かつ、作製が容易なことから、図３に表
面パターンを示したメッシュゲート構造と呼ばれる正方
形の単位セルを配列した構成を用いていた。
【０００８】しかし、図３に示した構成のパターンにし
て、ドレイン領域２とソース領域４の間にそれぞれの電
極７．９を用いて印加電圧を高くして行くと、その正方
形の単位セルの角の部分１１（図２で○印の部分）に電
界集中がおこるが、これは該角の部分１１でのドレイン
・ソース間の耐圧が低下したり局部的なリーク電流が増
大するためである。
て、ドレイン領域２とソース領域４の間にそれぞれの電
極７．９を用いて印加電圧を高くして行くと、その正方
形の単位セルの角の部分１１（図２で○印の部分）に電
界集中がおこるが、これは該角の部分１１でのドレイン
・ソース間の耐圧が低下したり局部的なリーク電流が増
大するためである。
【０００９】以上のような状態になるのは、縦型ＭＯＳ
ＦＥＴの単位セル作製においてウエル領域３とソー
ス領域４を同じ正方形のマスク５を用いたイオン注入に
よるセルフアライン法によって形成していたが、注入し
た不純物の熱処理による拡散は、正方形の角の部分と直
線の部分で拡散源の条件が異なるためチャンネル部１０
を形成する基板表面の横方向への拡散濃度分布が、その
全周で均一にならず、角の部分の不純物濃度が低くなる
。 従って、前記で説明した電界の集中が生じやすくなる。 以上は正方形の直角（９０°）の例で説明したが、この
角の角度は小さくなる程、その角の部分における不純物
濃度は低下している。
ＦＥＴの単位セル作製においてウエル領域３とソー
ス領域４を同じ正方形のマスク５を用いたイオン注入に
よるセルフアライン法によって形成していたが、注入し
た不純物の熱処理による拡散は、正方形の角の部分と直
線の部分で拡散源の条件が異なるためチャンネル部１０
を形成する基板表面の横方向への拡散濃度分布が、その
全周で均一にならず、角の部分の不純物濃度が低くなる
。 従って、前記で説明した電界の集中が生じやすくなる。 以上は正方形の直角（９０°）の例で説明したが、この
角の角度は小さくなる程、その角の部分における不純物
濃度は低下している。
【００１０】以上で説明したような原因から、単位セル
の周囲でのチャンネル構成が部分的に不均一になり、ゲ
ート電圧ＶＧに対するドレイン電流ＩＤの特性を示した
曲線は、図２の曲線Ａのように立ち上がりのなまりが大
きくなり、ＶＧのスレッシュ電圧Ｖｔｈ’を精密に制す
るのも難しくなる。
の周囲でのチャンネル構成が部分的に不均一になり、ゲ
ート電圧ＶＧに対するドレイン電流ＩＤの特性を示した
曲線は、図２の曲線Ａのように立ち上がりのなまりが大
きくなり、ＶＧのスレッシュ電圧Ｖｔｈ’を精密に制す
るのも難しくなる。
【００１１】本発明は、以上で説明した従来の縦型パワ
ーＭＯＳ ＦＥＴがもつ課題を解消したチャンネル部
が全周にわたって均一になり特性と作製の制御性のよい
縦型パワーＭＯＳ ＦＥＴを提供することを目的とし
ている。
ーＭＯＳ ＦＥＴがもつ課題を解消したチャンネル部
が全周にわたって均一になり特性と作製の制御性のよい
縦型パワーＭＯＳ ＦＥＴを提供することを目的とし
ている。
【００１２】
【課題を解決するための手段】本発明を、前記で説明し
た従来の縦型パワーＭＯＳ ＦＥＴと比較して説明す
ると、ほぼ従来と同じ構造にしているが、特徴は、その
チャンネル部の作製におけるゲート電極５のマスクの角
の部分１１を、イオン注入した不純物がその全周にわた
って殆んど同じ不純物拡散になるように曲線状にして、
図１に示したようなパターンにするものである。
た従来の縦型パワーＭＯＳ ＦＥＴと比較して説明す
ると、ほぼ従来と同じ構造にしているが、特徴は、その
チャンネル部の作製におけるゲート電極５のマスクの角
の部分１１を、イオン注入した不純物がその全周にわた
って殆んど同じ不純物拡散になるように曲線状にして、
図１に示したようなパターンにするものである。
【００１３】図１に示したような、最も一般的なメッシ
ュゲート構造と呼ばれるパターンにおける正方形セルの
角部を一定曲率の曲線にしたポリシリコンゲート電極５
をマスクにして、第２導電型不純物と第１導電型不純物
を順次イオン注入法で打込むセルフアライン法でチャン
ネル部１０部を形成すれば、マスクの角が曲線になった
ことから、チャンネル部１０の全周にわたる不純物濃度
分布が均一になってくる。以上の本発明は、実施例の正
方形状の単位セルを配置したメッシュゲート構造の縦型
パワーＭＯＳ ＦＥＴのみに限らず他の多角形の単位
セル構造のものにも応用でき、特に角の部分が鋭角にな
る三角形状の単位セルに適用すれば一層の効果がある。 更に、本発明は従来例で説明した構造の縦型パワーＭＯ
Ｓ ＦＥＴのみでなく、このドレイン基板の導電型を
ドレイン領域と変えたバイポーラ型ＭＯＳ ＦＥＴ（
一般にはＩＧＢＴ：絶縁ゲートバイポーラ・モードトラ
ンジスタ）等のデバイスにも利用できるものである。
ュゲート構造と呼ばれるパターンにおける正方形セルの
角部を一定曲率の曲線にしたポリシリコンゲート電極５
をマスクにして、第２導電型不純物と第１導電型不純物
を順次イオン注入法で打込むセルフアライン法でチャン
ネル部１０部を形成すれば、マスクの角が曲線になった
ことから、チャンネル部１０の全周にわたる不純物濃度
分布が均一になってくる。以上の本発明は、実施例の正
方形状の単位セルを配置したメッシュゲート構造の縦型
パワーＭＯＳ ＦＥＴのみに限らず他の多角形の単位
セル構造のものにも応用でき、特に角の部分が鋭角にな
る三角形状の単位セルに適用すれば一層の効果がある。 更に、本発明は従来例で説明した構造の縦型パワーＭＯ
Ｓ ＦＥＴのみでなく、このドレイン基板の導電型を
ドレイン領域と変えたバイポーラ型ＭＯＳ ＦＥＴ（
一般にはＩＧＢＴ：絶縁ゲートバイポーラ・モードトラ
ンジスタ）等のデバイスにも利用できるものである。
【００１４】
【作用】本発明による表面の単位セルの角の部分を一定
曲率にしたゲート電極をマスクにし、セルフアラインで
形成したチャンネル部は、該チャンネル全周にわたって
ほぼ均一なソース・ドレイン間の導通特性になるので、
従来のような単位セルの角部での耐圧低下、又は、局部
的な電流リークを防止できる。従って、ＩＤ−ＶＧ特性
曲線は図２のＢに示したように急峻な立上りを示すので
Ｖｔｈのバラツキが少なく、かつ、精度よく制御した製
造が可能になり、時代のニーズに合わせた低Ｖｔｈの製
品の作製も可能になった。
曲率にしたゲート電極をマスクにし、セルフアラインで
形成したチャンネル部は、該チャンネル全周にわたって
ほぼ均一なソース・ドレイン間の導通特性になるので、
従来のような単位セルの角部での耐圧低下、又は、局部
的な電流リークを防止できる。従って、ＩＤ−ＶＧ特性
曲線は図２のＢに示したように急峻な立上りを示すので
Ｖｔｈのバラツキが少なく、かつ、精度よく制御した製
造が可能になり、時代のニーズに合わせた低Ｖｔｈの製
品の作製も可能になった。
【００１５】
【実施例】以下、本発明の縦型パワーＭＯＳ ＦＥＴ
の実施例を図面を参照して説明する。図１に示したのは
、本発明の特徴を最もよく示す半導体基板の表面の単位
セル配列パターンであり、チャンネル部形成に用いるゲ
ート電極５は正方形状の単位セルの角部を曲線にした形
状に成形している。
の実施例を図面を参照して説明する。図１に示したのは
、本発明の特徴を最もよく示す半導体基板の表面の単位
セル配列パターンであり、チャンネル部形成に用いるゲ
ート電極５は正方形状の単位セルの角部を曲線にした形
状に成形している。
【００１６】又、本実施例のＮチャンネル縦型パワーＭ
ＯＳ ＦＥＴの断面図は従来例で示した図４によって
も示すことができるので、以上の図１と図４の形状にし
た本発明の縦型パワーＭＯＳ ＦＥＴの一実施例の製
造工程を示す断面図を図５に示した。なお、以上の図１
、図４及び図５の同一の構成部分は同一の符号で表示し
ている。
ＯＳ ＦＥＴの断面図は従来例で示した図４によって
も示すことができるので、以上の図１と図４の形状にし
た本発明の縦型パワーＭＯＳ ＦＥＴの一実施例の製
造工程を示す断面図を図５に示した。なお、以上の図１
、図４及び図５の同一の構成部分は同一の符号で表示し
ている。
【００１７】図５（Ａ）では、Ｎ＋のＳｉ基板上に、比
抵抗が１０Ωｃｍ程度のＮ−層を厚さ約４０μｍエピタ
キシャル成長させ、その表面にゲート絶縁膜になる酸化
膜６を熱酸化により６００Åの厚さに形成した。該酸化
膜６の上にゲートを形成するポリシリコン膜５をＬＰＣ
ＶＤ（減圧化学気相成長法）によって厚さ約５０００Å
形成し、更にその上にＮＳＧ（ノンドープ・シリケート
・ガラス）膜１２をＡＰＣＶＤ（常圧化学相成長法）に
よって約５０００Å堆積した状態を示している。続いて
、図５（Ｂ）では、前記で形成した基板表面にアライメ
ント装置を用いてマスクのパターニングをした上、ＲＩ
Ｅ（反応イオン・エッチング）で、ＮＳＧ膜１２、ポリ
シリコン膜５及び酸化膜６の３層を連続して異方性エッ
チングによるパターニングし、更に、パターン形成した
ゲート電極になるポリシリコン膜５をマスクにして、Ｂ
＋イオンとＡｓ＋イオンをそれぞれ５×１０１３／ｃｍ
２と５×１０１５／ｃｍ２程度の打ち込みドース量で順
次イオン注入した後Ｎ２ガス中で１１００℃の高温熱処
理を行なって注入したイオンの活性化と熱拡散を行った
。以上の熱処理による不純物拡散でＰウエル３が約３μ
ｍ、Ｎ＋ソース領域が約０．６μｍ拡大し、その結果２
μｍ程度のチャンネル長のＮチャンネルが形成された状
態を示している。
抵抗が１０Ωｃｍ程度のＮ−層を厚さ約４０μｍエピタ
キシャル成長させ、その表面にゲート絶縁膜になる酸化
膜６を熱酸化により６００Åの厚さに形成した。該酸化
膜６の上にゲートを形成するポリシリコン膜５をＬＰＣ
ＶＤ（減圧化学気相成長法）によって厚さ約５０００Å
形成し、更にその上にＮＳＧ（ノンドープ・シリケート
・ガラス）膜１２をＡＰＣＶＤ（常圧化学相成長法）に
よって約５０００Å堆積した状態を示している。続いて
、図５（Ｂ）では、前記で形成した基板表面にアライメ
ント装置を用いてマスクのパターニングをした上、ＲＩ
Ｅ（反応イオン・エッチング）で、ＮＳＧ膜１２、ポリ
シリコン膜５及び酸化膜６の３層を連続して異方性エッ
チングによるパターニングし、更に、パターン形成した
ゲート電極になるポリシリコン膜５をマスクにして、Ｂ
＋イオンとＡｓ＋イオンをそれぞれ５×１０１３／ｃｍ
２と５×１０１５／ｃｍ２程度の打ち込みドース量で順
次イオン注入した後Ｎ２ガス中で１１００℃の高温熱処
理を行なって注入したイオンの活性化と熱拡散を行った
。以上の熱処理による不純物拡散でＰウエル３が約３μ
ｍ、Ｎ＋ソース領域が約０．６μｍ拡大し、その結果２
μｍ程度のチャンネル長のＮチャンネルが形成された状
態を示している。
【００１８】次に、層間絶縁膜８として７ｍｏｌ％程度
のＰ（リン）濃度にしたＰＳＧをＡＰＣＶＤにより厚さ
７０００Å堆積し、この堆積膜にゲートとソースのコン
タクト孔を、ＲＩＥを用いて同時に形成したのが図５（
Ｃ）である。
のＰ（リン）濃度にしたＰＳＧをＡＰＣＶＤにより厚さ
７０００Å堆積し、この堆積膜にゲートとソースのコン
タクト孔を、ＲＩＥを用いて同時に形成したのが図５（
Ｃ）である。
【００１９】更に、ゲート電極５及びソース領域への電
極を接続するためＡｌ−１％Ｓｉ材をスパッタリングに
よって１μｍ程度の厚さに堆積した後、通常のホトエッ
チング等で所定の形状に成形している。又、基板裏面の
ドレイン基板はトータルの厚さが３００μｍ程度のウエ
ハー厚になるよう研磨によってけずりとった後、Ａｌ及
びＡｕをそれぞれ２００Åと２５００Å程度の厚さに連
続させた蒸着で堆積した後、Ｈ２雰囲気中で４２０℃程
度の温度によるシンタの工程を行ってデバイスを完成さ
せたのが図５（Ｄ）である。
極を接続するためＡｌ−１％Ｓｉ材をスパッタリングに
よって１μｍ程度の厚さに堆積した後、通常のホトエッ
チング等で所定の形状に成形している。又、基板裏面の
ドレイン基板はトータルの厚さが３００μｍ程度のウエ
ハー厚になるよう研磨によってけずりとった後、Ａｌ及
びＡｕをそれぞれ２００Åと２５００Å程度の厚さに連
続させた蒸着で堆積した後、Ｈ２雰囲気中で４２０℃程
度の温度によるシンタの工程を行ってデバイスを完成さ
せたのが図５（Ｄ）である。
【００２０】上記で説明した製造方法によって、本発明
のゲート膜のマスクパターンを用いて作製した本発明例
の縦型パワーＭＯＳ ＦＥＴと、比較のため従来例と
して説明したゲート膜のマスクに正方形の単位セル形状
にした他は本発明の実施例と同じにして作製した従来技
術例の縦型パワーＭＯＳ ＦＥＴとについて特性測定
を行ない、その測定値を比較して示したのが表１である
。
のゲート膜のマスクパターンを用いて作製した本発明例
の縦型パワーＭＯＳ ＦＥＴと、比較のため従来例と
して説明したゲート膜のマスクに正方形の単位セル形状
にした他は本発明の実施例と同じにして作製した従来技
術例の縦型パワーＭＯＳ ＦＥＴとについて特性測定
を行ない、その測定値を比較して示したのが表１である
。
【００２１】
【表１】
【００２２】なお表１の項目に記載したＢＶＤＳＳはド
レイン・ソース間の耐圧電圧を示し、ＩＤＳＳはドレイ
ン・ソース間のリーク電流を示している。なお、表１の
測定に用いた、単位セルの表面パターンを図１の形状に
した本発明例も、図３の形状にした従来技術例において
もメッシュゲート構造にしていて、かつ、それらの単位
セルの大きさは、正方形での一辺を４０μｍにした。又
、本発明例ではその単位セルの角の部分を、曲率半径が
２〜５μｍの範囲で変化させた曲線状にしたが、この範
囲では本発明の効果に明確な相違がみられなかった。
レイン・ソース間の耐圧電圧を示し、ＩＤＳＳはドレイ
ン・ソース間のリーク電流を示している。なお、表１の
測定に用いた、単位セルの表面パターンを図１の形状に
した本発明例も、図３の形状にした従来技術例において
もメッシュゲート構造にしていて、かつ、それらの単位
セルの大きさは、正方形での一辺を４０μｍにした。又
、本発明例ではその単位セルの角の部分を、曲率半径が
２〜５μｍの範囲で変化させた曲線状にしたが、この範
囲では本発明の効果に明確な相違がみられなかった。
【００２３】表１の測定値を比較すれば分かるように、
実施例の縦型パワーＭＯＳ ＦＥＴに本発明の方法を
使用することで、そのドレイン・ソース間の耐圧電圧が
高くなったのみでなく、ほぼ一定値に揃えることができ
たという特徴を示している。更に、ドレイン・ソース間
のリーク電流も低くなっていることが分る。以上の実施
例による結果からも、本発明の単位セルのパターンを用
いることで縦型ＭＯＳＦＥＴのチャンネル部の均一化を
図れることが分る。
実施例の縦型パワーＭＯＳ ＦＥＴに本発明の方法を
使用することで、そのドレイン・ソース間の耐圧電圧が
高くなったのみでなく、ほぼ一定値に揃えることができ
たという特徴を示している。更に、ドレイン・ソース間
のリーク電流も低くなっていることが分る。以上の実施
例による結果からも、本発明の単位セルのパターンを用
いることで縦型ＭＯＳＦＥＴのチャンネル部の均一化を
図れることが分る。
【００２４】以上は、本発明の縦型パワーＭＯＳ Ｆ
ＥＴを実施例によって説明したが、本発明は実施例によ
って限定されるものでなく、例えば実施例のメッシュ形
状ゲートのＮチャンネル縦型パワーＭＯＳ ＦＥＴも
これに限定されず、そのＰチャンネル型パワーＭＯＳ
ＦＥＴ、又は、ＮチャンネルやＰチャンネルのＩＧＢ
Ｔ等で同じチャンネル構成のＭＯＳ ＦＥＴに応用し
ても、本発明の効果を得ることができる。
ＥＴを実施例によって説明したが、本発明は実施例によ
って限定されるものでなく、例えば実施例のメッシュ形
状ゲートのＮチャンネル縦型パワーＭＯＳ ＦＥＴも
これに限定されず、そのＰチャンネル型パワーＭＯＳ
ＦＥＴ、又は、ＮチャンネルやＰチャンネルのＩＧＢ
Ｔ等で同じチャンネル構成のＭＯＳ ＦＥＴに応用し
ても、本発明の効果を得ることができる。
【００２５】更に、以上の実施例で説明した単位セルの
角が一定曲率半径の曲線の形状のみに限定せず、その角
の先端を切りとった形状、又は、更に多角形にした形状
にして、イオン注入等による不純物が単位セルの周囲に
ほぼ同じ濃度で拡散するようにしてもよく、単位セルの
表面パターンも正方形のみでなく三角形や六角形にする
など、必要に応じて変形した実施が可能である。
角が一定曲率半径の曲線の形状のみに限定せず、その角
の先端を切りとった形状、又は、更に多角形にした形状
にして、イオン注入等による不純物が単位セルの周囲に
ほぼ同じ濃度で拡散するようにしてもよく、単位セルの
表面パターンも正方形のみでなく三角形や六角形にする
など、必要に応じて変形した実施が可能である。
【００２６】
【発明の効果】本発明の縦型パワーＭＯＳ ＦＥＴ，
ＩＧＢＴ等は、その基板表面に形成されて、その周囲に
不純物の拡散速度の差を利用したセルフアラインによる
チャンネル部を作製する単位セルの角部を曲線状にして
尖端を除き、全周を均一なチャンネルにするものである
。
ＩＧＢＴ等は、その基板表面に形成されて、その周囲に
不純物の拡散速度の差を利用したセルフアラインによる
チャンネル部を作製する単位セルの角部を曲線状にして
尖端を除き、全周を均一なチャンネルにするものである
。
【００２７】以上の本発明の方法で、前記ＭＯＳ Ｆ
ＥＴを所定の特性に設計することが容易になり、高速ス
イツチング特性をもったＭＯＳ ＦＥＴのの形成が可
能になると共に、製品の歩留りと信頼性の向上を図るこ
とができる。
ＥＴを所定の特性に設計することが容易になり、高速ス
イツチング特性をもったＭＯＳ ＦＥＴのの形成が可
能になると共に、製品の歩留りと信頼性の向上を図るこ
とができる。
【図１】メッシュゲート構造の表面パターン例を示した
平面図である。
平面図である。
【図２】従来例との特性比較をしたＩＤのＶＧ依存性を
示した図である。
示した図である。
【図３】従来例のメッシュゲート構造の表面パターンを
示した平面図である。
示した平面図である。
【図４】Ｎチャンネル縦型パワーＭＯＳ ＦＥＴの一
例を示す部分拡大断面図である。
例を示す部分拡大断面図である。
【図５】Ｎチャンネル縦型パワーＭＯＳ ＦＥＴの製
造工程の例を示す部分拡大断面図である。
造工程の例を示す部分拡大断面図である。
１ Ｎ＋ドレイン基板
２ 高比抵抗ドレイン領域
３ Ｐウエル領域
４ Ｎ＋ソース領域
５ ゲート電極
６ ゲート酸化膜
７ ソース電極
８ 層間絶縁膜
９ ドレイン電極
１０ チャンネル部
１１ 単位セル表面パターンの角部
Claims (3)
- 【請求項１】 ドレイン領域になる第１導電型半導体
基板と、該ドレイン領域内で該基板の表面から形成され
た第２導電型領域と、該第２導電型領域内の半導体基板
表面に第１導電型で形成された表面が多角形のソース領
域と、該半導体基板表面のソース領域とドレイン領域に
介在する第２導電型領域表面層のチャンネル部と、該チ
ャンネル部上に絶縁膜を介してゲート電極を設けた縦型
パワーＭＯＳＦＥＴにおいて、前記チャンネル部を形成
する表面形状が多角形のソース領域と該ソース領域と相
似形にした表面形状のドレイン領域の多角形の角部とを
曲線状にしたことを特徴とする縦型パワーＭＯＳ Ｆ
ＥＴ。 - 【請求項２】 請求項１の縦型パワーＭＯＳ ＦＥ
Ｔのドレイン領域が、同じ第１導電型の高濃度の不純物
が添加された半導体基板上に形成されていることを特徴
とする縦型パワーＭＯＳ ＦＥＴ。 - 【請求項３】 請求項１の縦型パワーＭＯＳ ＦＥ
Ｔのドレイン領域が、第２導電型の半導体基板上に形成
されていることを特徴とする縦型パワーＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3033277A JPH04273167A (ja) | 1991-02-28 | 1991-02-28 | 縦型パワーｍｏｓ ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3033277A JPH04273167A (ja) | 1991-02-28 | 1991-02-28 | 縦型パワーｍｏｓ ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273167A true JPH04273167A (ja) | 1992-09-29 |
Family
ID=12382038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3033277A Pending JPH04273167A (ja) | 1991-02-28 | 1991-02-28 | 縦型パワーｍｏｓ ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273167A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125979A (ja) * | 1987-11-11 | 1989-05-18 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| JPH02102580A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 電界効果トランジスタ |
| JPH02154468A (ja) * | 1988-12-06 | 1990-06-13 | Sanken Electric Co Ltd | 絶縁ゲート電界効果トランジスタ |
-
1991
- 1991-02-28 JP JP3033277A patent/JPH04273167A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125979A (ja) * | 1987-11-11 | 1989-05-18 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| JPH02102580A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 電界効果トランジスタ |
| JPH02154468A (ja) * | 1988-12-06 | 1990-06-13 | Sanken Electric Co Ltd | 絶縁ゲート電界効果トランジスタ |
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