JPH01125979A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JPH01125979A JPH01125979A JP62285807A JP28580787A JPH01125979A JP H01125979 A JPH01125979 A JP H01125979A JP 62285807 A JP62285807 A JP 62285807A JP 28580787 A JP28580787 A JP 28580787A JP H01125979 A JPH01125979 A JP H01125979A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は絶縁ゲート型バイポーラトランジスタ（Ｉｎ
ｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎ
ｓｉｓｔｏｒ：以下■ＧＢＴという）に関し、特に寄生
サイリスタのラッチアップの防止に関する。
ｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎ
ｓｉｓｔｏｒ：以下■ＧＢＴという）に関し、特に寄生
サイリスタのラッチアップの防止に関する。
一般にＩＧＢＴ装置は多数のＩＧＢＴ素子（以下ＩＧＢ
Ｔセルという）が並列接続された構造を有している。第
５図は従来のｎチャネル形のＩＧＢＴセルの構造を示す
断面図であり、第６図はその等価回路を示す回路図であ
る。
Ｔセルという）が並列接続された構造を有している。第
５図は従来のｎチャネル形のＩＧＢＴセルの構造を示す
断面図であり、第６図はその等価回路を示す回路図であ
る。
第５図において、１はＰ＋半導体基板から成るＰ＋コレ
クタ層であり、その一方主面上にはＮ−エピタキシャル
層２が形成されている。このＮ−エピタキシャル層２の
表面の一部領域には、Ｐ形不純物を選択的に拡散するこ
とによりＰウェル領域３が形成され、さらにこのＰウェ
ル領域３の表面の一部領域には、高濃度のＮ形不純物を
選択的に拡散することによりＮ＋エミッタ領域４が形成
されている。Ｎ−エピタキシャル層２の表面とＮ１エミ
ッタ領域４の表面とで挟まれたＰウェル領域３の表面上
にはゲート絶縁膜５が形成され、このゲート絶縁ｍ５は
隣接するＩＧＢＴセル間で一体となるようＮ−エピタキ
シャル層２の表面上にも形成されている。ゲート絶縁膜
５上には例えばポリシリコンから成るゲート電極６が形
成され、またＰベース領域３およびＮ＋エミッタ領域４
の両方に電気的に接続するように例えばアルミなどの金
属のエミッタ電極７が形成されている。なおゲート電極
６およびエミッタ電極７は、絶縁ｇ１８を介した多層構
造とすることにより、全ＩＧＢＴセルに対してそれぞれ
共通に電気的につながった構造となっている。Ｐ＋コレ
クタ層１の裏面には金属のコレクタ電極９が全ＩＧＢＴ
セルに対し一体に形成されている。
クタ層であり、その一方主面上にはＮ−エピタキシャル
層２が形成されている。このＮ−エピタキシャル層２の
表面の一部領域には、Ｐ形不純物を選択的に拡散するこ
とによりＰウェル領域３が形成され、さらにこのＰウェ
ル領域３の表面の一部領域には、高濃度のＮ形不純物を
選択的に拡散することによりＮ＋エミッタ領域４が形成
されている。Ｎ−エピタキシャル層２の表面とＮ１エミ
ッタ領域４の表面とで挟まれたＰウェル領域３の表面上
にはゲート絶縁膜５が形成され、このゲート絶縁ｍ５は
隣接するＩＧＢＴセル間で一体となるようＮ−エピタキ
シャル層２の表面上にも形成されている。ゲート絶縁膜
５上には例えばポリシリコンから成るゲート電極６が形
成され、またＰベース領域３およびＮ＋エミッタ領域４
の両方に電気的に接続するように例えばアルミなどの金
属のエミッタ電極７が形成されている。なおゲート電極
６およびエミッタ電極７は、絶縁ｇ１８を介した多層構
造とすることにより、全ＩＧＢＴセルに対してそれぞれ
共通に電気的につながった構造となっている。Ｐ＋コレ
クタ層１の裏面には金属のコレクタ電極９が全ＩＧＢＴ
セルに対し一体に形成されている。
Ｎ−エピタキシャル層２とＮ エミッタ領域４とで挟ま
れたＰウェル領域３の近傍はｎチャネルのＭＯ８構造と
なっており、ゲート端子Ｇを通じてゲート電極６に正電
圧を印加することより、ゲート電極６直下のＰウェル領
域３の表面近傍に形成されたチャネルを通じて、電子が
Ｎ＋エミッタ領域４よりＮ”エピタキシャル層２へと流
れる。
れたＰウェル領域３の近傍はｎチャネルのＭＯ８構造と
なっており、ゲート端子Ｇを通じてゲート電極６に正電
圧を印加することより、ゲート電極６直下のＰウェル領
域３の表面近傍に形成されたチャネルを通じて、電子が
Ｎ＋エミッタ領域４よりＮ”エピタキシャル層２へと流
れる。
Ｉｏはこの様にして流れる電子電流を示す。一方、Ｐ＋
コレクタ層１からは少数キャリアである正孔がＮ−エピ
タキシャル層２に注入され、その一部は上記電子と再結
合して消滅し、残りは正孔電流ＩｈとしてＰウェル領域
３を流れる。この様にＩＧＢＴは、基本的にバイポーラ
的な動作をし、Ｎ−エピタキシャル層２では、電導度変
調の効果により電導度が増大することにより、従来のパ
ワーＭＯ８に比べて低いオン電圧、大きいＮ流言量を実
現できる利点がある。
コレクタ層１からは少数キャリアである正孔がＮ−エピ
タキシャル層２に注入され、その一部は上記電子と再結
合して消滅し、残りは正孔電流ＩｈとしてＰウェル領域
３を流れる。この様にＩＧＢＴは、基本的にバイポーラ
的な動作をし、Ｎ−エピタキシャル層２では、電導度変
調の効果により電導度が増大することにより、従来のパ
ワーＭＯ８に比べて低いオン電圧、大きいＮ流言量を実
現できる利点がある。
一方、第６図の等価回路より明らかなように、ＩＧＢＴ
セルには寄生のＰＮＰＮサイリスタ構造が存在する。寄
生サイリスタは、Ｎ−エピタキシャル層２．Ｐウェル領
域３およびＮ＋エミッタ領域４より成るＮＰｆ’Ｊトラ
ンジスタ１０と、Ｐ＋コレクタ層１．Ｎ−エピタキシャ
ル層２およびＰウェル領域３より成るＰＮＰトランジス
タ１１とで構成され、両トランジスタ１０．１１が動作
状態となり、かつそれぞれの電流増幅率、α１．α２の
和が１になったとき寄生サイリスタが導通して、ラッチ
アップが起こる。構造上、ＰＮＰトランジスタ１１のペ
ースとなるＮ−エピタキシャルｉ１２の厚みはキャリア
拡散長に比べ非常に厚いので、α２は比較的小さな値と
なる。また、ＮＰＮトランジスタ１０はエミッタ・ペー
ス間が短絡され、オン状態になりにくい構造となってい
る。このため、通常の動作状態においてはラッチアップ
は発生せず、ＩＧＢＴセルはｎチャネルＭＯ８ＦＥＴ１
２とＰＮＰトランジスタ１１の複合素子として動作する
。この場合にはＰＮＰトランジスタ１１のベース電流が
ｎチャネルＭＯ８ＦＥＴ１２よって制御されることにな
るので、ゲート端子Ｇに加える制御信号によってＩＧＢ
Ｔのコレクタ端子Ｃから流入する主電流■。を制御する
ことが可能となる。なお、エミッタ端子Ｅに流れる電流
を特徴とする特許 １、− ＩＥ−１８＋ Ｉｈ ・ （１）
の関係が成り立つ。
セルには寄生のＰＮＰＮサイリスタ構造が存在する。寄
生サイリスタは、Ｎ−エピタキシャル層２．Ｐウェル領
域３およびＮ＋エミッタ領域４より成るＮＰｆ’Ｊトラ
ンジスタ１０と、Ｐ＋コレクタ層１．Ｎ−エピタキシャ
ル層２およびＰウェル領域３より成るＰＮＰトランジス
タ１１とで構成され、両トランジスタ１０．１１が動作
状態となり、かつそれぞれの電流増幅率、α１．α２の
和が１になったとき寄生サイリスタが導通して、ラッチ
アップが起こる。構造上、ＰＮＰトランジスタ１１のペ
ースとなるＮ−エピタキシャルｉ１２の厚みはキャリア
拡散長に比べ非常に厚いので、α２は比較的小さな値と
なる。また、ＮＰＮトランジスタ１０はエミッタ・ペー
ス間が短絡され、オン状態になりにくい構造となってい
る。このため、通常の動作状態においてはラッチアップ
は発生せず、ＩＧＢＴセルはｎチャネルＭＯ８ＦＥＴ１
２とＰＮＰトランジスタ１１の複合素子として動作する
。この場合にはＰＮＰトランジスタ１１のベース電流が
ｎチャネルＭＯ８ＦＥＴ１２よって制御されることにな
るので、ゲート端子Ｇに加える制御信号によってＩＧＢ
Ｔのコレクタ端子Ｃから流入する主電流■。を制御する
ことが可能となる。なお、エミッタ端子Ｅに流れる電流
を特徴とする特許 １、− ＩＥ−１８＋ Ｉｈ ・ （１）
の関係が成り立つ。
ところが、ＩＧＢＴの主電流Ｉ。が例えばゲート端子Ｇ
に印加されるノイズ等の何らかの外的原因により増加す
ると、電子電流■８および正孔電流ｒｈが増加する。゛
このとき、正孔電流■１がある値を越えると、Ｐウェル
領域３における抵抗Ｒ８での電圧降下によりＮＰｌ’１
ランジスタ１０が導通し、その電流増幅率α２の増大に
よりα１＋α２−１が満たされて寄生サイリスタが導通
する。こうしてＩＧＢＴはラッチアップ状態となる。
に印加されるノイズ等の何らかの外的原因により増加す
ると、電子電流■８および正孔電流ｒｈが増加する。゛
このとき、正孔電流■１がある値を越えると、Ｐウェル
領域３における抵抗Ｒ８での電圧降下によりＮＰｌ’１
ランジスタ１０が導通し、その電流増幅率α２の増大に
よりα１＋α２−１が満たされて寄生サイリスタが導通
する。こうしてＩＧＢＴはラッチアップ状態となる。
この状態では最早、ゲート端子Ｇに印加する制御信号に
よってＩＧＢＴの主電流ＩＣを制御することができず、
過大な主電流Ｉ。が無制限に流れることになる。ラッチ
アップを防止するためには、Ｐウェル領域３の不純物濃
度を上げて抵抗を下げること、および、Ｎ＋エミッタ領
域４の直下を流れてエミッタ、Ｎ極７に至るホール電流
ｆｈの比率を小さくすることが必要である。
よってＩＧＢＴの主電流ＩＣを制御することができず、
過大な主電流Ｉ。が無制限に流れることになる。ラッチ
アップを防止するためには、Ｐウェル領域３の不純物濃
度を上げて抵抗を下げること、および、Ｎ＋エミッタ領
域４の直下を流れてエミッタ、Ｎ極７に至るホール電流
ｆｈの比率を小さくすることが必要である。
第７図はラッチアップ防止のために従来から採用されて
いるＩＧＢＴセル構造の一例を示す断面図である。この
例では、平面形状が矩形であるＩＧＢＴセルのＰウェル
領域３の中央部に、これと同−導電形のＰ形不純物を高
濃度に拡散して形成したＰ 領域１３を設けている。こ
れにより、Ｐウェル領域３の抵抗を下げるとともに、Ｐ
ウェル領域３の中央部を流れるホール電流■ｈの比率を
Ｎ＋エミッタ領域４直下を流れるホール電流Ｉｈの比率
に比べて相対的に大きくし、ＮＰＮトランジスタ１ｏの
導通状態への移行を抑えようとするものである。
いるＩＧＢＴセル構造の一例を示す断面図である。この
例では、平面形状が矩形であるＩＧＢＴセルのＰウェル
領域３の中央部に、これと同−導電形のＰ形不純物を高
濃度に拡散して形成したＰ 領域１３を設けている。こ
れにより、Ｐウェル領域３の抵抗を下げるとともに、Ｐ
ウェル領域３の中央部を流れるホール電流■ｈの比率を
Ｎ＋エミッタ領域４直下を流れるホール電流Ｉｈの比率
に比べて相対的に大きくし、ＮＰＮトランジスタ１ｏの
導通状態への移行を抑えようとするものである。
第８図はラッチアップ防止のために従来から採用されて
いるＩ ＧＢＴセル構造の別の一例を示す図解斜視断面
図である。この例では、Ｐウェル領域３をストライブ状
に形成し、かつＮ＋エミッタ領域４を一部削除したパタ
ーンに形成している。
いるＩ ＧＢＴセル構造の別の一例を示す図解斜視断面
図である。この例では、Ｐウェル領域３をストライブ状
に形成し、かつＮ＋エミッタ領域４を一部削除したパタ
ーンに形成している。
これにより、Ｎ＋エミッタ領域４が削除されたＰウェル
ｆＲ域３の部分をホール電流■ｈのバイパス経路とし、
Ｎ＋エミッタ領域４直下を流れるホール電流１．の比率
を下げている。また第７図と同様のＰ＋領域１３も併せ
て設けられている。
ｆＲ域３の部分をホール電流■ｈのバイパス経路とし、
Ｎ＋エミッタ領域４直下を流れるホール電流１．の比率
を下げている。また第７図と同様のＰ＋領域１３も併せ
て設けられている。
ところで上記第７図の構造を採用する場合、特に高耐圧
のＩＧＢＴ装置ではＰウェル領域３の深さを深くしなけ
ればならないため、高不純物濃度のＰ＋領域１３もこれ
に合せて深い位置まで形成する必要がある。しかしなが
ら表面からの拡散によりＰ＋領域１３を形成するもので
あるため、不純物の濃度分布は深い所はど低くなること
は避けられず、縦方向の抵抗Ｒ８１のうち深い所での抵
抗値を十分に低下させることができない。またＰ＋領域
１３はＮ エミッタ領域４直下の全域に形成することが
望ましいが、ゲート電極６直下のチャネル領域に及ぶこ
とはＭＯ８ＦＥＴ１２の閾値電圧を変化させることにな
るので避けなければならない。したがって、形成時の種
々の誤差を考慮するとチャネル領域のかなり手前までし
かＰ 領域１３を形成することができず、横方向の抵抗
ＲＢ２のうちチャネルに近い所での抵抗値を十分に低下
させることができない。以上のことより、第７図の構造
ではラッチアップ対策として不十分となることが多いと
いう問題点があった。
のＩＧＢＴ装置ではＰウェル領域３の深さを深くしなけ
ればならないため、高不純物濃度のＰ＋領域１３もこれ
に合せて深い位置まで形成する必要がある。しかしなが
ら表面からの拡散によりＰ＋領域１３を形成するもので
あるため、不純物の濃度分布は深い所はど低くなること
は避けられず、縦方向の抵抗Ｒ８１のうち深い所での抵
抗値を十分に低下させることができない。またＰ＋領域
１３はＮ エミッタ領域４直下の全域に形成することが
望ましいが、ゲート電極６直下のチャネル領域に及ぶこ
とはＭＯ８ＦＥＴ１２の閾値電圧を変化させることにな
るので避けなければならない。したがって、形成時の種
々の誤差を考慮するとチャネル領域のかなり手前までし
かＰ 領域１３を形成することができず、横方向の抵抗
ＲＢ２のうちチャネルに近い所での抵抗値を十分に低下
させることができない。以上のことより、第７図の構造
ではラッチアップ対策として不十分となることが多いと
いう問題点があった。
一方、第８図の構造によれば、Ｎ＋エミッタ領域４の一
部削除に伴いチャネルが減少することは避けられない。
部削除に伴いチャネルが減少することは避けられない。
チャネルの減少は大電流容量化にとって不利である。ま
たＩＧＢＴセルの平面形状がストライブ形状となるため
、多数のＩＧＢＴセルを並列接続した大電流容量のＩＧ
ＢＴ装置を作る場合、矩形のＩＧＢＴセルの場合と比べ
て、セル配列の高密度化が阻害されるという問題点があ
る。
たＩＧＢＴセルの平面形状がストライブ形状となるため
、多数のＩＧＢＴセルを並列接続した大電流容量のＩＧ
ＢＴ装置を作る場合、矩形のＩＧＢＴセルの場合と比べ
て、セル配列の高密度化が阻害されるという問題点があ
る。
この発明は上記のような問題点を解消するためになされ
たもので、ラッチアップの発生を有効に防止す゛ること
ができるとともに、大電流容量化およびセル配列の高密
度化に適した構造の絶縁ゲート型バイポーラトランジス
タを得ることを目的とする。
たもので、ラッチアップの発生を有効に防止す゛ること
ができるとともに、大電流容量化およびセル配列の高密
度化に適した構造の絶縁ゲート型バイポーラトランジス
タを得ることを目的とする。
この発明に係る絶縁ゲート型バイポーラトランジスタは
、第１の導電形の半導体基板と、前記半導体基板の一方
主面上に形成された前記第１と逆の第２の導電形の半導
体層と、前記半導体層の表面の一部に形成された第１の
導電形の第１の領域と、前記第１の領域の表面の一部に
形成された第２の導電形の第２の領域と、前記半導体層
と前記第２の領域とに挟まれた前記第１の領域の表面上
に形成された絶縁膜と、前記絶縁膜上に形成された制御
電極とを備え、前記第１の領域は、その残りの表面の少
なくとも一部に開口するように形成されたトレンチを有
し、前記第２の領域上に該第２の領域と電気的に接続す
るよう形成された第１の電極と、前記トレンチ内面に前
記第１の領域および前記第１の電極と電気的に接続する
よう形成された導電層と、前記半導体基板の他方主面上
に該半導体基板と電気的に接続するよう形成された第２
の電極とをさらに備えて構成されている。
、第１の導電形の半導体基板と、前記半導体基板の一方
主面上に形成された前記第１と逆の第２の導電形の半導
体層と、前記半導体層の表面の一部に形成された第１の
導電形の第１の領域と、前記第１の領域の表面の一部に
形成された第２の導電形の第２の領域と、前記半導体層
と前記第２の領域とに挟まれた前記第１の領域の表面上
に形成された絶縁膜と、前記絶縁膜上に形成された制御
電極とを備え、前記第１の領域は、その残りの表面の少
なくとも一部に開口するように形成されたトレンチを有
し、前記第２の領域上に該第２の領域と電気的に接続す
るよう形成された第１の電極と、前記トレンチ内面に前
記第１の領域および前記第１の電極と電気的に接続する
よう形成された導電層と、前記半導体基板の他方主面上
に該半導体基板と電気的に接続するよう形成された第２
の電極とをさらに備えて構成されている。
この発明における第１の領域はトレンチを有し、このト
レンチ内面には第１の領域および第１の電極に電気的に
つながる導電層が形成されているので、第１の領域の縦
方向の抵抗は極めて低くなる。
レンチ内面には第１の領域および第１の電極に電気的に
つながる導電層が形成されているので、第１の領域の縦
方向の抵抗は極めて低くなる。
第１図はこの発明の一実施例であるＩＧＢＴのセル構造
を示す断面図であり、第２図は多数のＩＧＢＴセルを並
列接続してパワーＩＧＢＴ装置を作るときのＩＧＢＴセ
ルの配列の一例を示す平面図である。また第３図は第２
図の■−■線に沿った断面図である。
を示す断面図であり、第２図は多数のＩＧＢＴセルを並
列接続してパワーＩＧＢＴ装置を作るときのＩＧＢＴセ
ルの配列の一例を示す平面図である。また第３図は第２
図の■−■線に沿った断面図である。
この実施例によれば、Ｐウェル領域３の略中央部にトレ
ンチ１４が形成される。トレンチ１４の内面には、アル
ミなどの金属から成るエミッタ電極７が延設され、トレ
ンチ１４内面のＰウェル領域３とＮ 工（ツタ領域４と
を電気的に接続している。この様にＰウェル領域３の深
部にまで金属配線を施すことにより、Ｐウェル領域３中
央部の縦方向の抵抗Ｒ８１を低くすることが可能になる
。
ンチ１４が形成される。トレンチ１４の内面には、アル
ミなどの金属から成るエミッタ電極７が延設され、トレ
ンチ１４内面のＰウェル領域３とＮ 工（ツタ領域４と
を電気的に接続している。この様にＰウェル領域３の深
部にまで金属配線を施すことにより、Ｐウェル領域３中
央部の縦方向の抵抗Ｒ８１を低くすることが可能になる
。
第１図および第２図において、７ａはＮ＋エミッタ領域
４とエミッタ電極７とのコンタクトパターンの外郭を示
す。ゲート電極６直下のＰウェル領域３、すなわちゲー
ト電極６の端部６ａとＰウェル領域３の外郭３ａとの間
に挟まれたＰウェル領域３表面がチャネル領域１５とな
る。ゲート電極６はドープドポリシリコン等により形成
され、全ＩＧＢＴセル間に一体的に配置される。その上
に絶縁ｌ１８が形成され、さらにその上にアルミ等の金
属から成るエミッタ電極７が全面に配線される。第２図
の配列によれば、各ＩＧＢＴセルの全周にわたってチャ
ネル領域１５を形成することができるので、大電流容量
化に有利である。またこの配列はセルの高密度化にも適
している。
４とエミッタ電極７とのコンタクトパターンの外郭を示
す。ゲート電極６直下のＰウェル領域３、すなわちゲー
ト電極６の端部６ａとＰウェル領域３の外郭３ａとの間
に挟まれたＰウェル領域３表面がチャネル領域１５とな
る。ゲート電極６はドープドポリシリコン等により形成
され、全ＩＧＢＴセル間に一体的に配置される。その上
に絶縁ｌ１８が形成され、さらにその上にアルミ等の金
属から成るエミッタ電極７が全面に配線される。第２図
の配列によれば、各ＩＧＢＴセルの全周にわたってチャ
ネル領域１５を形成することができるので、大電流容量
化に有利である。またこの配列はセルの高密度化にも適
している。
トレンチ１４の底面周辺のＰウェル領域３内には、該底
面からの高濃度のＰ形不純物の拡散により形成された低
抵抗のＰ＋領域１６が設けられる。
面からの高濃度のＰ形不純物の拡散により形成された低
抵抗のＰ＋領域１６が設けられる。
このＰ＋領域１６は、トレンチ１４の深さを適当に変化
させることにより、Ｐウェル領域３の所望深さの所に形
成され得る。従来のように表面からの拡散によれば、Ｐ
ウェル領域３の深い部分ではＰ形不純物の濃度が低下し
、十分に抵抗を下げることができなかったが、本実施例
のようにトレンチ１４の底面から拡散を行なうことによ
り、Ｐウェル領域３の所望深さの所で高濃度のＰ＋領域
１６を形成することが可能になり、Ｐつ１ル領域３の深
い部分での抵抗を容易に下げることができる。
させることにより、Ｐウェル領域３の所望深さの所に形
成され得る。従来のように表面からの拡散によれば、Ｐ
ウェル領域３の深い部分ではＰ形不純物の濃度が低下し
、十分に抵抗を下げることができなかったが、本実施例
のようにトレンチ１４の底面から拡散を行なうことによ
り、Ｐウェル領域３の所望深さの所で高濃度のＰ＋領域
１６を形成することが可能になり、Ｐつ１ル領域３の深
い部分での抵抗を容易に下げることができる。
このため、トレンチ１４内の金属配線の効果と相俟って
、Ｐウェル領域３中央部の縦方向の抵抗Ｒ８１は著しく
低減される。
、Ｐウェル領域３中央部の縦方向の抵抗Ｒ８１は著しく
低減される。
縦方向の抵抗ＲＢ１の低下により、第１図に示す正孔電
流ＩｈＯ分布において、Ｎ＋エミッタ領域４直下を流れ
る正孔電流Ｉｈ２に対して、縦方向に流れる正孔電流Ｉ
ｈ１の比率が高められる。Ｎ＋エミッタ領域４直下を流
れる正孔電流■５□の減少は、Ｐウェル領域３とＮ＋エ
ミッタ領域４との界面での電位差の発生を抑制するので
、Ｎ−エピタキシャル層２．Ｐウェル領域３およびＮ＋
エミッタ領域゛４から成るＮＰＮトランジスタは導通し
にくくなり、ＩＧＢＴのラッチアップ状態への移行が有
効に防止される。
流ＩｈＯ分布において、Ｎ＋エミッタ領域４直下を流れ
る正孔電流Ｉｈ２に対して、縦方向に流れる正孔電流Ｉ
ｈ１の比率が高められる。Ｎ＋エミッタ領域４直下を流
れる正孔電流■５□の減少は、Ｐウェル領域３とＮ＋エ
ミッタ領域４との界面での電位差の発生を抑制するので
、Ｎ−エピタキシャル層２．Ｐウェル領域３およびＮ＋
エミッタ領域゛４から成るＮＰＮトランジスタは導通し
にくくなり、ＩＧＢＴのラッチアップ状態への移行が有
効に防止される。
さらに、トレンチ１４底面からの横方向の拡散により、
Ｎ＋エミッタ領域４の下方位置にＰ“領１ｉｉ！１６を
張り出させることができる。このことは、Ｐウェル領域
３の横方向の抵抗ＲＢ２を低減させるように作用する。
Ｎ＋エミッタ領域４の下方位置にＰ“領１ｉｉ！１６を
張り出させることができる。このことは、Ｐウェル領域
３の横方向の抵抗ＲＢ２を低減させるように作用する。
横方向の抵抗ＲＢ２の低減により、Ｎ＋エミッタ領域４
直下を流れる正孔電流Ｉｈ２に ・よる電圧発生が抑制
され、ラッチアップがさらに起こりにくくなる。なおＰ
＋領域１６はＰウェル領域３の深い位置から横方向に拡
散されるので、Ｐウェル領域３とゲート絶縁ＷＡ５との
界面近傍のチャネル領域１５にまで及ぶことはなく、Ｍ
ＯＳＦＥＴの閾値電圧に影響をケえることはない。
直下を流れる正孔電流Ｉｈ２に ・よる電圧発生が抑制
され、ラッチアップがさらに起こりにくくなる。なおＰ
＋領域１６はＰウェル領域３の深い位置から横方向に拡
散されるので、Ｐウェル領域３とゲート絶縁ＷＡ５との
界面近傍のチャネル領域１５にまで及ぶことはなく、Ｍ
ＯＳＦＥＴの閾値電圧に影響をケえることはない。
トレンチ１４の深さは、ラッチアップ防止の観点からは
深い方が望ましい。すなわち深いはどＰウェル領域３の
縦方向の抵抗Ｒ８１が低減され、縦方向の正孔電流■ｈ
１の比率が増すからである。しかしながら素子耐圧は、
Ｐウェル領域３とＮ−エピタキシャル層２との接合耐圧
によって決定されるため、トレンチ１４の底部とＮ−エ
ピタキシャル層２とで挟まれたＰウェル領域３の厚みが
素子耐圧に影響を与えることもあり得る。したがって最
適のトレンチ１４の深さ、およびその底面からのＰ形不
純物の拡散の条件は、上記のことを考慮して決定されな
ければならない。
深い方が望ましい。すなわち深いはどＰウェル領域３の
縦方向の抵抗Ｒ８１が低減され、縦方向の正孔電流■ｈ
１の比率が増すからである。しかしながら素子耐圧は、
Ｐウェル領域３とＮ−エピタキシャル層２との接合耐圧
によって決定されるため、トレンチ１４の底部とＮ−エ
ピタキシャル層２とで挟まれたＰウェル領域３の厚みが
素子耐圧に影響を与えることもあり得る。したがって最
適のトレンチ１４の深さ、およびその底面からのＰ形不
純物の拡散の条件は、上記のことを考慮して決定されな
ければならない。
第２図に示すように、平面形状が矩形のＩＧＢＴセルに
対し、その中央部に断面矩形のトレンチ１４を形成する
場合、現在の製造技術によればトレンチ１４の矩形断面
の一辺の寸法は１０μｍないし数μｍ程度まで実現可能
であるので、ＩＧＢ■セルの一辺は２０μｍないし４０
μｍ程度の寸法とすることが可能である。この寸法は、
従来のストライブ形状のＩＧＢＴセルの短辺寸法と比べ
て２７３ないし１７２程度であり、したがって効率のよ
いセル配列が実現できる。また同一チップ面積で比較し
た場合、チップ内の総チャネル領域長さも１．５ないし
２．０倍程度となり、大電流容量化が可能となる。
対し、その中央部に断面矩形のトレンチ１４を形成する
場合、現在の製造技術によればトレンチ１４の矩形断面
の一辺の寸法は１０μｍないし数μｍ程度まで実現可能
であるので、ＩＧＢ■セルの一辺は２０μｍないし４０
μｍ程度の寸法とすることが可能である。この寸法は、
従来のストライブ形状のＩＧＢＴセルの短辺寸法と比べ
て２７３ないし１７２程度であり、したがって効率のよ
いセル配列が実現できる。また同一チップ面積で比較し
た場合、チップ内の総チャネル領域長さも１．５ないし
２．０倍程度となり、大電流容量化が可能となる。
次に上記構造のＩＧＢＴ装置の製造手順について説明す
る。まずＰ＋半導体基板１上にＮ−エピタキシャル層２
をエピタキシャル成長させる。次にシリコン酸化膜から
成るゲート絶縁ｌｌｌ５をＮ−エピタキシャル層２上の
全面に形成し、さらにその上にアンドープのポリシリコ
ンから成るゲート電極６を全面に形成する。そして、選
択的エツチングによりパターニングを施すことにより、
第２図の境界線６ａにより規定される領域を開口して、
Ｎ−エピタキシャル層２を露出させる。
る。まずＰ＋半導体基板１上にＮ−エピタキシャル層２
をエピタキシャル成長させる。次にシリコン酸化膜から
成るゲート絶縁ｌｌｌ５をＮ−エピタキシャル層２上の
全面に形成し、さらにその上にアンドープのポリシリコ
ンから成るゲート電極６を全面に形成する。そして、選
択的エツチングによりパターニングを施すことにより、
第２図の境界線６ａにより規定される領域を開口して、
Ｎ−エピタキシャル層２を露出させる。
次にその開口部よりＰ形不純物をＮ−エピタキシャル層
２内にイオン注入し、これを熱拡散することにより各Ｉ
ＧＢＴセルのＰウェル領域３を形成する。次にゲート電
極６をマスクとしたセルフアラインメントによりＰウェ
ル領域３にＮ形不純物をイオン注入し、熱処理を施して
注入された不純物を活性化することにより開口部全面に
Ｎ エミッタ領域４を形成する。このとき７ンドープの
ポリシリコンから成るゲート電極６にもＮ形不純物がド
ープされ、ゲート電極６の導電度が向上させられる。そ
して絶縁［１８が全面に形成された後、選択的エツチン
グによりトレンチ１４がＰウェル領域３の中央部に形成
される。
２内にイオン注入し、これを熱拡散することにより各Ｉ
ＧＢＴセルのＰウェル領域３を形成する。次にゲート電
極６をマスクとしたセルフアラインメントによりＰウェ
ル領域３にＮ形不純物をイオン注入し、熱処理を施して
注入された不純物を活性化することにより開口部全面に
Ｎ エミッタ領域４を形成する。このとき７ンドープの
ポリシリコンから成るゲート電極６にもＮ形不純物がド
ープされ、ゲート電極６の導電度が向上させられる。そ
して絶縁［１８が全面に形成された後、選択的エツチン
グによりトレンチ１４がＰウェル領域３の中央部に形成
される。
次に、トレンチ１４の底面にＰ形不純物をイオン注入し
、これを熱拡散することにより低抵抗のＰ＋領域１６を
形成する。そして次の、コンタクトホールを形成するた
めの選択的エツチング工程において、先の熱拡散工程に
おいて形成されたトレンチ１４内の酸化膜および、第２
図の境界線７ａによって規定されるＮ＋エミッタｆｆａ
域４上の酸化膜が除去され、しかる後、全面に金属配線
が施されてエミッタ電極７が形成される。そして最後に
、Ｐ＋半導体基板１の裏面全面に金属層から成るコレク
タ電極が形成され、第３図の断面図に示す構造を得る。
、これを熱拡散することにより低抵抗のＰ＋領域１６を
形成する。そして次の、コンタクトホールを形成するた
めの選択的エツチング工程において、先の熱拡散工程に
おいて形成されたトレンチ１４内の酸化膜および、第２
図の境界線７ａによって規定されるＮ＋エミッタｆｆａ
域４上の酸化膜が除去され、しかる後、全面に金属配線
が施されてエミッタ電極７が形成される。そして最後に
、Ｐ＋半導体基板１の裏面全面に金属層から成るコレク
タ電極が形成され、第３図の断面図に示す構造を得る。
第４図はこの発明の他の実施例であるＩＧＢＴのセル構
造を示す断面図である。この実施例ではトレンチ１４を
、Ｐ形不純物を高濃度に含むドープドポリシリコン１７
で埋め込み、このドープドポリシリコンを拡散源とした
熱拡散により、低抵抗のＰ＋領域１６をトレンチ１４周
囲のＰウェル領域３内に形成している。こうすることに
より、表面が平坦化されて、エミッタ電極７の形成が容
易になる。またＰ＋領域１６とエミッタ電極７とはドー
プドポリシリコン１７で電気的に接続されるので、ラッ
チアップの防止に関し前記実施例と同様の効果が得られ
る。
造を示す断面図である。この実施例ではトレンチ１４を
、Ｐ形不純物を高濃度に含むドープドポリシリコン１７
で埋め込み、このドープドポリシリコンを拡散源とした
熱拡散により、低抵抗のＰ＋領域１６をトレンチ１４周
囲のＰウェル領域３内に形成している。こうすることに
より、表面が平坦化されて、エミッタ電極７の形成が容
易になる。またＰ＋領域１６とエミッタ電極７とはドー
プドポリシリコン１７で電気的に接続されるので、ラッ
チアップの防止に関し前記実施例と同様の効果が得られ
る。
第４図の構造のＩＧＢＴ装置の製造手順において、トレ
ンチ１４を形成する所までは前記実施例と同様である。
ンチ１４を形成する所までは前記実施例と同様である。
次にトレンチ１４内を含む全面にドープドポリシリコン
１７を形成し、平坦化技術によりトレンチ１４内のみド
ープドポリシリコン１７を残す。そしてトレンチ１４内
のドープドポリシリコン１７を拡散源として、熱拡散に
よりＰ＋領域１６を形成する。その後のエミッタおよび
コレクタ電極７，９を形成する工程は前記実施例と同様
である。
１７を形成し、平坦化技術によりトレンチ１４内のみド
ープドポリシリコン１７を残す。そしてトレンチ１４内
のドープドポリシリコン１７を拡散源として、熱拡散に
よりＰ＋領域１６を形成する。その後のエミッタおよび
コレクタ電極７，９を形成する工程は前記実施例と同様
である。
なお第７図に示す従来構造に本発明を適用してもよく、
そうすることによりラッチアップの防止効果を一層向上
させることができる。この場合の製造工程は、Ｐ＋領域
１３の形成、Ｐウェル領域３の形成、Ｎ＋エミッタ領域
４の形成、トレンチ１４の形成、モしてＰ＋領域１６の
形成という順序で行なわれることになる。
そうすることによりラッチアップの防止効果を一層向上
させることができる。この場合の製造工程は、Ｐ＋領域
１３の形成、Ｐウェル領域３の形成、Ｎ＋エミッタ領域
４の形成、トレンチ１４の形成、モしてＰ＋領域１６の
形成という順序で行なわれることになる。
また上記実施例では、ＩＧＢＴセルの平面形状が矩形で
ある場合、およびその極性がｎチャネル形である場合に
ついて説明したが、他の形状や極性であっても本発明を
適用することができるのは勿論である。
ある場合、およびその極性がｎチャネル形である場合に
ついて説明したが、他の形状や極性であっても本発明を
適用することができるのは勿論である。
さらに上記実施例では、トレンチ１４からの拡散により
形成した低抵抗のＰ＋領域１６を設けているが、このＰ
＋領域１６を設けない場合でも、トレンチ１４内にエミ
ッタ電極７に電気的につながる導電層が設けられること
によりＰウェル領域３の縦方向の抵抗値がかなり低減さ
れるので、ラッチアップの防止にとって有効である。
形成した低抵抗のＰ＋領域１６を設けているが、このＰ
＋領域１６を設けない場合でも、トレンチ１４内にエミ
ッタ電極７に電気的につながる導電層が設けられること
によりＰウェル領域３の縦方向の抵抗値がかなり低減さ
れるので、ラッチアップの防止にとって有効である。
〔発明の効果〕
以上説明したように、この発明によれば、第１の領域に
トレンチを設け、このトレンチ内面に第１の領゛域およ
び第１の電極と電気的につながる導電層を設けたので、
第１の領域の縦方向の抵抗が極めて低くなり、ラッチア
ップの発生を有効に防止することができる。また第１の
領域の例えば中央部にトレンチを設けるだけでよいので
、セル形状の設計の自由度を何ら拘束せず、ラッチアッ
プを有効に防止しつつ、大電流容量化およびセル配列の
高密度化に適した構造の絶縁ゲート型バイポーラトラン
ジスタを得ることができるという効果がある。。
トレンチを設け、このトレンチ内面に第１の領゛域およ
び第１の電極と電気的につながる導電層を設けたので、
第１の領域の縦方向の抵抗が極めて低くなり、ラッチア
ップの発生を有効に防止することができる。また第１の
領域の例えば中央部にトレンチを設けるだけでよいので
、セル形状の設計の自由度を何ら拘束せず、ラッチアッ
プを有効に防止しつつ、大電流容量化およびセル配列の
高密度化に適した構造の絶縁ゲート型バイポーラトラン
ジスタを得ることができるという効果がある。。
第１図はこの発明の一実施例であるＩＧＢＴのセル構造
を示す断面図、第２図はＩＧＢＴセル配列の一例を示す
平面図、第３図は第２図のトｌ線に沿った断面図、第４
図はこの発明の他の実施例であるＩＧＢＴのセル構造を
示す断面図、第５図は従来のｎチャネル形のＩＧ８Ｔセ
ル構造を示す断面図、第６図はその等価回路を示す回路
図、第７図および第８図はそれぞれラッチアップ防止の
ための従来のＩＧＢＴセル構造を示す断面図および図解
斜視断面図である。 図において、１はＰ＋半導体基板、２はＮ−エピタキシ
ャル層、３はＰウェル領域、４はＮ＋エミッタ領域、５
はゲート絶縁膜、６はゲート電極、７はエミッタ電極、
９はコレクタ電極、１４はトレンチである。 なお、各図中同一符号は同一または相当部分を示す。
を示す断面図、第２図はＩＧＢＴセル配列の一例を示す
平面図、第３図は第２図のトｌ線に沿った断面図、第４
図はこの発明の他の実施例であるＩＧＢＴのセル構造を
示す断面図、第５図は従来のｎチャネル形のＩＧ８Ｔセ
ル構造を示す断面図、第６図はその等価回路を示す回路
図、第７図および第８図はそれぞれラッチアップ防止の
ための従来のＩＧＢＴセル構造を示す断面図および図解
斜視断面図である。 図において、１はＰ＋半導体基板、２はＮ−エピタキシ
ャル層、３はＰウェル領域、４はＮ＋エミッタ領域、５
はゲート絶縁膜、６はゲート電極、７はエミッタ電極、
９はコレクタ電極、１４はトレンチである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (5)
- （１）第１の導電形の半導体基板と、 前記半導体基板の一方主面上に形成された前記第１と逆
の第２の導電形の半導体層と、 前記半導体層の表面の一部に形成された第１の導電形の
第１の領域と、 前記第１の領域の表面の一部に形成された第２の導電形
の第２の領域と、 前記半導体層と前記第２の領域とに挟まれた前記第１の
領域の表面上に形成された絶縁膜と、前記絶縁膜上に形
成された制御電極とを備え、前記第１の領域は、その残
りの表面の少なくとも一部に開口するように形成された
トレンチを有し、 前記第２の領域上に該第２の領域と電気的に接続するよ
う形成された第１の電極と、 前記トレンチ内面に前記第１の領域および前記第１の電
極と電気的に接続するよう形成された導電層と、 前記半導体基板の他方主面上に該半導体基板と電気的に
接続するよう形成された第２の電極とをさらに備える絶
縁ゲート型バイポーラトランジスタ。 - （２）前記トレンチの底部周辺の前記第１の領域内に形
成された第１の導電形の高濃度不純物領域をさらに備え
る、特許請求の範囲第１項記載の絶縁ゲート型バイポー
ラトランジスタ。 - （３）前記導電層は前記第１の電極を前記トレンチ内に
延長して形成される、特許請求の範囲第１項記載の絶縁
ゲート型バイポーラトランジスタ。 - （４）前記導電層は前記トレンチ内部を埋込むように形
成される、特許請求の範囲第１項記載の絶縁ゲート型バ
イポーラトランジスタ。 - （５）前記導電層を拡散源として前記トレンチ周辺の前
記第１の領域内に形成された第１の導電形の高濃度不純
物拡散領域をさらに備える、特許請求の範囲第４項記載
の絶縁ゲート型バイポーラトランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285807A JPH0817233B2 (ja) | 1987-11-11 | 1987-11-11 | 絶縁ゲート型バイポーラトランジスタ |
| US07/195,652 US5079602A (en) | 1987-11-11 | 1988-05-17 | Insulated gate bipolar transistor |
| US07/775,442 US5173435A (en) | 1987-11-11 | 1991-10-15 | Insulated gate bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285807A JPH0817233B2 (ja) | 1987-11-11 | 1987-11-11 | 絶縁ゲート型バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01125979A true JPH01125979A (ja) | 1989-05-18 |
| JPH0817233B2 JPH0817233B2 (ja) | 1996-02-21 |
Family
ID=17696340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62285807A Expired - Lifetime JPH0817233B2 (ja) | 1987-11-11 | 1987-11-11 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5079602A (ja) |
| JP (1) | JPH0817233B2 (ja) |
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| JP2006066609A (ja) * | 2004-08-26 | 2006-03-09 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
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| CN102956489A (zh) * | 2011-08-23 | 2013-03-06 | 上海华虹Nec电子有限公司 | 沟槽晶体管的制造方法 |
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Also Published As
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|---|---|
| US5079602A (en) | 1992-01-07 |
| JPH0817233B2 (ja) | 1996-02-21 |
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