JPH04273740A - Ｇｍｓｋ（ガウス最小シフトキーイング）変調用ディジタル回路装置 - Google Patents

Ｇｍｓｋ（ガウス最小シフトキーイング）変調用ディジタル回路装置

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JPH04273740A
JPH04273740A JP3299111A JP29911191A JPH04273740A JP H04273740 A JPH04273740 A JP H04273740A JP 3299111 A JP3299111 A JP 3299111A JP 29911191 A JP29911191 A JP 29911191A JP H04273740 A JPH04273740 A JP H04273740A
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JP3299111A
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Inventor
Wolfgang Koch
ヴォルフガング　コッヘ
Juergen Weith
ユルゲン　ヴェイス
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/20—Modulator circuits; Transmitter circuits
    • H04L27/2003—Modulator circuits; Transmitter circuits for continuous phase modulation
    • H04L27/2007—Modulator circuits; Transmitter circuits for continuous phase modulation in which the phase change within each symbol period is constrained
    • H04L27/2017—Modulator circuits; Transmitter circuits for continuous phase modulation in which the phase change within each symbol period is constrained in which the phase changes are non-linear, e.g. generalized and Gaussian minimum shift keying, tamed frequency modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一連の二進入力値を基
にする一連の虚及び一連の実出力値を発生する線形フィ
ルタ装置からなり、ＧＭＳＫ（ガウス最小シフト（偏移
）キーイング）変調を略実現するディジタル回路装置に
係る。
【０００２】
【従来の技術】計画的欧州ディジタル移動を通信装置（
ＧＳＭネットワーク）において、送信さるべきディジタ
ルデータは、高周波数無線チャネルのアナログ信号とし
て変調され、送信される。ＧＭＳＫ（ガウス最小シフト
キーイング）変調は変調のタイプとして用いられる。 かかるＧＭＳＫ変調器は夫々が１ビットに対応する二進
入力値ａｋ　のストリームを変調する。ＧＭＳＫ変調器
により変調された出力信号ｙ（ｔ）は下記の数学的式で
示されうる：
【０００３】
【数１】
【０００４】出力信号ｙ（ｔ）を発生する前記のＧＭＳ
Ｋ変調用回路装置は欧州特許出願公開明細書第３７１７
５１号で開示される。従来技術回路装置は実及び虚出力
値のストリームを発生する２つのメモリ回路からなる。 各メモリ回路のアドレス入力は３つのレジスタ及び補間
カウンタに個々に接続される。補間カウンタは入力値が
第１のメモリに書込まれるクロックを上回る速度でクロ
ック信号を各メモリ回路に供給する。第１のレジスタは
入力値を、第２のレジスタは入力値の位相値を、第３の
レジスタは同期値をメモリ回路に供給する。メモリ回路
は、非再帰的フィルタ、積分法、実及び虚出力値を発生
するサイン及びコサイン値の計算及び非ゼロ復帰ＮＲＺ
符号化をシュミレートする。これによって、実質的に上
記出力信号ｙ（ｔ）は計算される。実及び虚出力値はデ
ィジタルアナログ変換器及び次の低域フィルタに印加さ
れる。
【０００５】
【発明が解決しようとする課題】本発明の目的はより少
ない回路及びコストが必要とされるＧＭＳＫ変調用回路
装置を提供することである。
【０００６】
【課題を解決するための手段】上記の装置により、この
目的は２つの逐次二進入力値に応答する二進符号化位相
発生値として実数１又は−１又は虚数ｊ又は−ｊを発生
し、２つの逐次入力値が等しい時正の連続の番号を１か
らｊ又はｊから−１又は−１から−ｊ又は−ｊから１に
変化し、２つの逐次入力値が等しくない時逆負の連続の
番号を変える位相発生器が配置され、位相発生値を受け
、実及び虚出力値を発生する線形フィルタ装置が設けら
れることで達成される。
【０００７】本発明による回路装置は下記数学的式によ
り示されうる：
【０００８】
【数２】
【０００９】ここで、＊は相乗記号であり、ＴＢ　は２
つの連続入力値ａｋ　間の時間間隔である。関数ｙ（ｔ
）は実質的に関数
【００１０】
【数３】
【００１１】に対応することが実証されうる。誤差は無
視できるように小さい。関数ｘ１　（ｔ）は上記の搬送
信号を示す。変調された出力信号は関数ｙ（ｔ）を搬送
信号ｘ１　（ｔ）で乗算した結果である。
【００１２】実数１又は−１及び虚数ｊ及び−ｊを発生
する位相発生器は関数Ｓ０　（ｔ）の離散時間実現を示
す。２つの連続入力値が等しい場合、位相発生器１から
ｊ又は、ｊから−１、又は、−１から−ｊ又は、−ｊか
ら１に変わる位相発生値を発生する。２つの連続入力値
が等しくない場合、位相発生値はｊから１又は１から−
ｊ又は−ｊから−１又は−１からｊに変化する。
【００１３】位相発生値は関数ｈ０　（ｔ）＝ｈ０　（
１Ｔ）で示される線形フィルタ装置に印加される。ここ
でＴはサンプル間隔　　１＝１，…，Ｌ、実及び虚出力
値が発生する。この線形フィルタ装置は２つの再帰的又
は非再帰的フィルタからなりうる。１つのフィルタは虚
出力値を、他のフィルタは実出力値を形成する。フィル
タの係数ｈ１　は種々の方法により計算されうる。第１
の方法により、線形フィルタ装置の周波数及び時間範囲
はルールにより最適化される。第２の方法により、関数
（１）と一連の入力値ａｋ　との間の相互相関は擬似ラ
ンダム順が決定される。フィルタ装置の係数はそれを基
にして計算される。第３の方法により関数（１）の信号
ｙ（ｔ）は全ての関連ビット組合せに対して一連の入力
値ａｋ　が決定される。これに一連の入力値から生じる
一連の位相発生値の計算が続く。従って、位相発生値、
フィルタ係数及び出力値を有する等化装置が配置され、
値及び係数は関数（１）による一連の入力値から生じる
。最後に、フィルタ係数用等化装置は決定される。近似
の方法は係数が度々正確に計算されないとして考えられ
うる。
【００１４】従って、線形フィルタ装置は、その出力時
間関数が実質的に関数（１）で計算された出力時間関数
に対応するような方法で構成されうる。かかるフィルタ
装置はベル状送信を有する。
【００１５】位相発生器は虚及び実位相発生値を交互に
発生する。この目的のため、フィルタ装置が符号情報信
号からなることは必須である。従って、位相発生器は位
相発生値としての符号ビットだけを線形フィルタ装置に
印加する。
【００１６】本発明の更なる実施例では、非再帰的フィ
ルタとして構成される線形フィルタ装置は位相発生器に
より発生さるべき位相発生値ずつ通過されるよう配置さ
れた一連のレジスタからなり、フィルタにおいて、位相
発生器で発生さるべき位相発生値及びレジスタ出力値か
ら２つのフィルタ値を発生し、位相発生値及びレジスタ
出力値に第１の重み付けし、一連の（２ｎ＋１）レジス
タを通過した後レジスタが値を受けるよう考案され、こ
こでｎは自然数であり、第１の重み付けされた値をメモ
リ及び蓄積器に加算することにより第１のフィルタ値を
形成する結合回路が配置され、係数を蓄積器に供給する
ようこのメモリに対する第１の係数メモリ用アドレスと
して位相発生値及びレジスタ出力値を時間逐次的に供給
する第１の制御回路が配置され、係数及び第１の制御回
路から生じる適切な符号ビットを逐次に受け、第１及び
第２のフィルタ値を形成する蓄積器が配置されるよう設
けられる。蓄積器は第１の係数メモリからの係数が供給
される。先ず、第１のフィルタ値が計算され、次に第２
のフィルタ値が計算される。
【００１７】後者の実施例では、再サンプリングも実現
されうる。
【００１８】これは、位相発生値、レジスタの出力値及
びポインタアドレスをレジスタのクロック間隔中第１の
係数メモリへ繰返して時間逐次的に印加する第１の制御
回路が配置され、如何に度々位相発生値及びレジスタ出
力値がクロック間隔中アドレスとして用いられるかを示
すポインタアドレスが用いられ、係数を基にして再サン
プルされた第１及び第２のフィルタ値を形成する蓄積器
が配置されることで実現されうる。
【００１９】第３の実施例では、結合回路は第２の制御
回路、第２及び第３の係数メモリとからなり、第２の係
数メモリ用アドレスとして第１のフィルタ値を形成する
よう用いられるレジスタの位相発生値及びレジスタの出
力値を供給するよう第２の制御回路は配置され、第１の
フィルタ値を供給する第２の係数メモリが配置され、第
３の係数メモリ用アドレスとして第２のフィルタ値を形
成するよう用いられるレジスタの出力を供給する第２の
制御回路が配置され、第２のフィルタ値を供給する第３
の係数メモリが配置されることが設けられる。
【００２０】この実施例では再サンプルされた第１及び
第２のフィルタ値が形成される。これは、位相発生値、
レジスタの出力値及びポインタアドレスをレジスタのク
ロック間隔中第２の係数メモリに繰返して時間逐次的に
印加し、レジスタの出力値及びポインタアドレスを第３
の係数メモリに印加するよう第２の制御回路に配置され
、如何に度々クロック間隔中位相発生値及びレジスタ出
力値がアドレスとして用いられるかを示すポインタアド
レスが用いられ、再サンプルされた第１及び第２のフィ
ルタ値を供給する第２及び第３の係数メモリが配置され
ることで実現されうる。
【００２１】実際の実験は線形フィルタ装置が４つのレ
ジスタの連鎖と８倍再サンプリングとからなる時、ＧＭ
ＳＫ変調用回路装置が充分に正確に実現されうることを
示す。４つのレジスタの連鎖において、問題の乗算器又
は係数メモリに印加されうる３２ビット組合せの全部が
形成されうる。レジスタ用の第２の実施例では、４０の
係数の最大値は係数メモリに蓄積されうる。第３の実施
例では６４の出力値は第２の係数メモリに、３２の出力
値は第３の係数値に蓄積されうる。蓄積された出力値の
数はＧＭＳＫ変調用の上記の従来回路装置の蓄積された
出力値の数より極端に小さい。
【００２２】実施例において、位相発生器に対して、位
相発生器は入力値及び入力レジスタの値を受けるエクス
クルーシブ−オアゲートからなり、入力レジスタは入力
値を受けるよう配置され、カウンタは、エクスクルーシ
ブ−オアゲートの出力信号をそのカウント方向入力に受
け、位相発生値をそのカウント出力に供給するよう配置
されることが設けられる。
【００２３】
【実施例】本発明の実施例は図面を参照して詳細に説明
する。
【００２４】ＧＭＳＫ変調（ＧＭＳＫ＝ガウス最小シフ
トキーイング）を略実現する図１に示す回路装置は位相
発生器１及び線形フィルタ装置２からなる。位相発生器
１はエクスクルーシブ−オアゲート３と、入力レジスタ
４と、カウンタ５を含む。エクスクルーシブ−オアゲー
ト３及び入力レジスタ４は各１ビットからなる二進入力
値を受ける。入力レジスタ４の出力はエクスクルーシブ
−オアゲート３の別な入力に接続される。エクスクルー
シブ−オアゲート３の出力はカウンタ５のカウント方向
入力に接続される。カウンタ５は２ビット可逆カウンタ
を表わす。その出力でカウンタ５で発生した２ビット値
は実数１又は−１又は虚数ｊ又は−ｊを表わす。カウン
タ５の出力は符号ビットを生じ、他の出力は数が実数又
は虚数のどちらかを示す。２つの逐次二進入力値が同一
である場合、位相発生器１の出力の数は、ｊから−１又
は−１から−ｊ又は−ｊから１又は１からｊに変わる。 ２つの逐次二進入力値が異なる場合、位相発生器１の出
力での数は、ｊから１又は、１から−ｊ又は、−ｊから
−１又は、−１からｊに変わる。
【００２５】位相発生器１はカウンタ５の出力での別な
ビットがかかる情報を含まないので、位相発生値として
の符号ビットだけを回路に続く線形フィルタ装置２に印
加する。線形フィルタ装置２は上記設計方法の１つによ
り係数が決定されうる非再帰的フィルタにより実現され
る。線形フィルタ装置２、入力レジスタ４及びカウンタ
５は付加的にクロック信号Ｔ１　を受ける。線形フィル
タ装置２はその周波数が８の係数ずつクロック信号Ｔ１
　の周波数を上回るクロック信号Ｔ２　を更に受ける。
【００２６】線形フィルタ装置２は２つの出力６及び７
を有する。出力６は一連の虚出力値を、出力７は一連の
実出力値を供給する。線形フィルタ装置２において、再
サンプリングは、８の係数で実現される、すなわち、１
つの位相値に対して８虚及び８実出力値がある。線形フ
ィルタ装置２の出力６はディジタルアナログ変換器８、
出力７は第２のディジタルアナログ変換器９へ接続され
る。両ディジタルアナログ変換器８及び９はクロック信
号Ｔ２　を受ける。望ましくないスペクトル成分をより
大きく抑圧する為に、ディジタルアナログ変換器８及び
９の出力は低域フィルタ１０及び１１に接続される。低
域フィルタ１０の出力は、低域フィルタ１０のアナログ
出力信号を正弦波信号で乗算する乗算器５４に接続され
る。乗算器５５において、低域フィルタ１１の出力信号
は正弦波信号で乗算されるが第１の正弦信号に対して９
０°シフトされる。乗算器５４及び５５の２つの出力信
号は、第１の加算器５６で加算され、変調器の変調され
た出力信号を作る。
【００２７】線形フィルタ装置２用第１の実施例は図２
で示される。カウンタ５により発生された位相値は一連
の４つのレジスタ１２から１５に印加される。レジスタ
１２から１５のそれぞれはクロック信号Ｔ１　の１クロ
ック間隔ずつそれに印加された信号を遅延する。レジス
タ１２のうち１５は又クロック信号Ｔ１　を受ける。
【００２８】一連の位相発生値及びレジスタ１２から１
５の一連の出力値は結合回路１６に印加される。結合回
路１６は、５つの乗算器１７から２１と、乗算器１７か
ら２１に割当てられたサブ係数メモリ２２から２６と、
第１の加算器２７及び第２の加算器２８とからなる。サ
ブ係数メモリ２２がその係数を供給する乗算器１７は一
連の位相発生値を受ける。サブ係数メモリ２３から２６
の係数は乗算器１８から２１に印加される。レジスタ１
２の一連の出力値は乗算器１８に、レジスタ１３の一連
の出力値は乗算器１９に、レジスタ１４の一連の出力値
は乗算器２０に、レジスタ１５の一連の出力値は乗算器
２１に印加される。位相発生値及びレジスタ１２から１
５の出力値は各時間連続方法で８つの係数で乗算される
。従って、８の係数による再サンプリングは実現される
。係数が各乗算器１７から２１に印加されるオーダを制
御するよう、各サブ係数メモリ２２から２６は更に制御
部を含む。下記の成分はサブ係数メモリ２２から２６に
蓄積される： ｈ１　　＝　　　　　　　　０．０００００１７４３９
２７３５ｈ２　　＝ｈ４０＝０．０００００９８４２０
７５０７ｈ３　　＝ｈ３９＝０．００００４７３５４８
４５３６ｈ４　　＝ｈ３８＝０．０００１９５１２３５
４１１７ｈ５　　＝ｈ３７＝０．０００６９４２１３５
５７２４ｈ６　　＝ｈ３６＝０．００２１５４９８０９
３５８０ｈ７　　＝ｈ３５＝０．００５８８３９０２２
８７８３ｈ８　　＝ｈ３４＝０．０１４２４５７２６５
６７４１ｈ９　　＝ｈ３３＝０．０３０８２０２９０７
５０７４ｈ１０＝ｈ３２＝０．０６００５５５８０４６
１６１ｈ１１＝ｈ３１＝０．１０６３０３６９９００７
６４ｈ１２＝ｈ３０＝０．１７２５０１４９７３１５１
６ｈ１３＝ｈ２９＝０．２５８９９２２６９０１５１８
ｈ１４＝ｈ２８＝０．３６２８６８５６１９３８９６ｈ
１５＝ｈ２７＝０．４７７９６５３３５８８６２４ｈ１
６＝ｈ２６＝０．５９５５５３１７７９６６２７ｈ１７
＝ｈ２５＝０．７０５７６０８６７１６９９４ｈ１８＝
ｈ２４＝０．７９９４６００４６２０１５１ｈ１９＝ｈ
２３＝０．８６９８７６５４８３２６６１ｈ２０＝ｈ２
２＝０．９１３１４５１６７４５９１５ｈ２１＝０．９
２７６８７１９４６９２５９係数ｈ１からｈ８はサブ係
数メモリ２２、係数ｈ９からｈ１６はサブ係数メモリ２
３、係数ｈ１７からｈ２４はサブ係数メモリ２４、係数
ｈ２５からｈ３２はサブ係数メモリ２５、係数ｈ３３か
らｈ４０はサブ係数メモリ２６に蓄積される。
【００２９】第１の加算器２７は、サブ係数メモリ１６
の係数で重み付けされた位相発生値と、サブ係数メモリ
２４の係数で重み付けされたレジスタ１３の出力値及び
サブ係数メモリ２６の係数で重み付けされたレジスタ１
５の出力値とを共に加算する。サブ係数メモリ２３の係
数で重み付けされたレジスタ１２の出力値とサブ係数メ
モリ２５の係数で重み付けされたレジスタ１４の出力値
は第２の加算器２８で共に加算される。第１の加算器２
７で形成された第１のフィルタ値と、第２の加算器２８
で形成された第２のフィルタ値は第１のスイッチ３０と
第２のスイッチ３３からなるスイッチ装置２９に印加さ
れる。第１のスイッチ３０はその出力３２に第１の加算
器２９の出力又は第２の加算器２８の出力に接続する。 第２のスイッチ３３は又その出力３１に第１の加算器２
７の出力又は第２の加算器２８の出力に接続する。２つ
のスイッチは逆に配置される。第１のスイッチ３０の出
力３２が第１の加算器２７の出力に接続される時、第２
のスイッチ３３の出力３１は第２の加算器２８の出力に
接続されるかその逆である。
【００３０】クロック信号Ｔ１　は乗算器１７から２１
、サブ係数メモリ２２から２６、第１の加算器２７、第
２の加算器２８及びスイッチ３０及び３３に印加される
ことを観察されなければならない。
【００３１】線形フィルタ装置２の更なる実施例は図３
で示される。この実施例はクロック信号Ｔ１　を各受け
る一連のレジスタ１２から１５からなる。レジスタ１２
から１５の一連の出力値及び一連の位相発生値は第１の
制御回路３４に印加される。第１の制御回路３４はアド
レスの番号を第１の係数メモリ３５に印加する。アドレ
スに応じて第１の係数メモリ３５は加算器３７と蓄積レ
ジスタ３８からなる蓄積器３６に係数を印加する。更に
、第１の制御回路３４はライン３９を介して加算器３９
に符号を印加する。加算器３７の出力は、出力が加算器
３７の別な入力に接続される蓄積レジスタ３８及びスイ
ッチ装置４０に接続される。
【００３２】レジスタ１２から１５の出力値及び位相発
生値が乗算される４０全ての係数ｈ１からｈ４０は第１
の係数メモリ３５に蓄積される。第１のフィルタ値は下
記の如く作られる。新しい値がレジスタ１２から１５に
一度書込まれれば、第１の制御回路３４の第１のポイン
ターは初期値にセットされる。このポインターは主アド
レスと共にポインターアドレスを第１の係数メモリ３５
に印加する。主アドレスは先ず位相発生値を示す。第１
の係数メモリ３５により発生された第１の係数は係数ｈ
１である。この係数ｈ１は位相発生値の符号と共に蓄積
レジスタ３８に蓄積される。従って、レジスタ１３の出
力値を示す主アドレスだけが変えられる。次に、第１の
係数メモリ３５は、蓄積レジスタ３８の内容、印加され
た係数及び符号が結合される加算器３７にレジスタ１３
の出力値の係数ｈ１７及び符号を印加する。結果は蓄積
レジスタ３８に蓄積される。次の主アドレスはレジスタ
１５の出力値を示す。第１の係数メモリ３５は、加算の
完了後、第１のフィルタ値を形成し、フィルタ値がスイ
ッチ装置４０に印加される蓄積器に係数ｈ３３を印加す
る。
【００３３】第２のフィルタ値を形成する為、先ず主ア
ドレスが変えられる。主アドレスはレジスタ１２の出力
値を示す。第１の係数メモリ３５は蓄積レジスタ３８に
蓄積される係数ｈ９を生じる。これ以前に、第１の制御
回路３４のリセットライン５３を介するリセット信号は
蓄積レジスタ３８を初期値にリセットする。次に、レジ
スタ１４の出力値を示す主アドレスが形成される。第１
の係数メモリ３５は蓄積レジスタ３８の内容が結合され
る係数ｈ２５を続いて発生する。第２のフィルタ値が形
成される時も、加算器３７は毎回レジスタ１２及び１４
の出力値の符号が供給される。第１及び第２のフィルタ
値が形成されるやいなや、ポインタアドレスは、続いて
第２のフィルタ値を形成するため、係数ｈ２，ｈ１８及
びｈ３４が蓄積器３６に印加されうるよう、１つずつイ
ンクリメントされる。これはレジスタ１２から１５の同
じ位相発生値及び同じ出力値で８回実行される。周波数
がクロック信号Ｔ１　の周波数より４０倍大きい別なク
ロック信号Ｔ３　は更に第１の制御回路３４及び蓄積レ
ジスタ３８に印加される。第１の制御回路３４と、第１
の係数メモリ３５と、蓄積器３６は結合回路５１の成分
である。
【００３４】スイッチ装置４０はクロック信号Ｔ１　に
より制御される切換スイッチからなる。
【００３５】実及び虚出力値はスイッチ装置４０の２つ
の出力からタップされうる。
【００３６】線形フィルタ装置２の第３の実施例は図４
で示される。レジスタがクロック信号Ｔ１　を受けるレ
ジスタ１２から１５の位相発生値及び出力値は、２つの
クロック信号Ｔ１　及びＴ２　を受ける第２の制御回路
４１に印加され、第２の係数メモリ４３及び第３の係数
メモリ４６であるよう結合回路５２の素子である。第２
の制御回路４１の第１の出力４２は、出力４４が第１の
フィルタ値を供給する第２の係数メモリ４３に接続され
る。第２のフィルタ値は、入力が第２の制御回路４１の
第２の出力４７に接続される第３の係数メモリ４６の出
力４５で供給される。第２の制御回路４１の出力４２及
び４７により供給されたアドレスは主アドレス及びポイ
ンタアドレスからなる。出力４２で供給された主アドレ
スはレジスタ１３及び１５の位相発生値及び出力値から
なる。 出力４７で供給された主アドレスはレジスタ１２及び１
４の出力値からなる。ポインタアドレスは１から８の間
の番号からなり、如何に度々主アドレスが第２又は第３
の係数メモリ４３又は４６に印加されるかを示す。第２
の係数メモリ４３は第１のフィルタがなりうる全ての値
を蓄積する。第３の係数メモリ４７は第２のフィルタか
らなりうる全ての値を蓄積する。
【００３７】スイッチ装置４８は、第２の係数メモリ４
３の出力４４に結合される第１の切換スイッチ４９及び
第３の係数メモリ４６の出力４５に結合される第２の切
換スイッチ５０とからなる。出力４４は切換スイッチ４
９及び５０の各第１の入力に、出力４５は切換スイッチ
４９及び５０の各第２の入力に接続される。実出力値は
切換スイッチ４９の出力で、虚出力値は切換スイッチ５
０の出力で入手できる。切換スイッチがその出力と第２
の係数メモリ４３の出力４４との間の接続を行なう時、
切換スイッチ５０の出力は第３の係数メモリ４６の出力
４５に接続される。２つの切換スイッチ４９及び５０は
同時に状態を変える。次に、クロック信号Ｔ２　は更に
２つの切換スイッチ４９及び５０に印加される。
【図面の簡単な説明】
【図１】ＧＭＳＫ変調を略実現する回路装置の概略を示
す図である。
【図２】図１に用いられる線形フィルタ装置の実施例を
示す。
【図３】図１に用いられる線形フィルタ装置の実施例を
示す。
【図４】図１に用いられる線形フィルタ装置の実施例を
示す。
【符号の説明】
１　　位相発生器 ２　　線形フィルタ装置 ３　　エクスクルーシブ−オアゲート ４　　入力レジスタ ５　　カウンタ ６，７，３１，３２，４２，４４，４５，４７　　出力
８，９　　ディジタルアナログ変換器 １０，１１　　低域フィルタ １２〜１５　　レジスタ １６　　結合回路 １７〜２１，５４，５５　　乗算器 ２２〜２６，３５，４３，４６　　係数メモリ２７，２
８，３７　　加算器 ２９，４０，４８　　スイッチ装置 ３０，３３　　スイッチ ３４，４１　　制御回路 ３６　　蓄積器 ３８　　蓄積レジスタ ３９　　ライン ４９，５０　　切換スイッチ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】　　一連の二進入力値を基にする一連の虚
    及び一連の実出力値を発生する線形フィルタ装置（２）
    からなり、２つの逐次二進入力値に応答する二進符号化
    位相発生値として実数１又は−１又は虚数ｊ又は−ｊを
    発生し、２つの逐次入力値が等しい時正の連続の番号を
    １からｊ又は、ｊから−１又は−１から−ｊ又は−ｊか
    ら１に変化し、２つの逐次入力値が等しくない時逆負の
    連続の番号を変える位相発生器（１）が配置され、位相
    発生値を受け、実及び虚出力値を発生する線形フィルタ
    装置（２）が設けられることを特徴とするＧＭＳＫ（ガ
    ウス最小シフトキーイング）変調を略実現するディジタ
    ル回路装置。
  2. 【請求項２】　　線形フィルタ装置（２）用位相発生値
    として符号ビットを供給するだけの位相発生器（１）が
    配置されることを特徴とする請求項１記載のディジタル
    回路装置。
  3. 【請求項３】　　非再帰的フィルタとして構成される線
    形フィルタ装置（２）は位相発生器（１）により発生さ
    るべき位相発生値ずつ通過されるよう配置された一連の
    レジスタ（１２から１５）からなり、フィルタにおいて
    、位相発生器で発生さるべき位相発生値及びレジスタ出
    力値から２つのフィルタ値を発生し、位相発生値及びレ
    ジスタ出力値に第１の重み付けし、一連の（２ｎ＋１）
    レジスタを通過した後レジスタが値を受けるようにされ
    、ここでｎは自然数であり、第１の重み付けされた値を
    加算することにより第１のフィルタ値を形成し、ほかの
    出力値に第２の重み付けし、第２の重み付けされた値を
    加算することにより第２のフィルタ値を形成する結合回
    路（１６，５１，５２）が配置され、２つのフィルタ値
    を受け、フィルタ値が毎回形成される実又は虚出力値と
    してフィルタ値を交互に供給するスイッチ装置（２９，
    ４０，４８）がフィルタ内に配置されることを特徴とす
    る請求項２記載のディジタル回路装置。
  4. 【請求項４】　　結合回路（１６）はレジスタ連鎖の第
    １のレジスタ（１２）の入力及びレジスタ（１２から１
    ５）の各出力に割当てられ、位相発生値及びレジスタ出
    力値を係数で乗算する乗算器（１７から２１）からなり
    、第１の重み付けされた値を加算することにより第１の
    フィルタ値を形成する第１の加算器（２７）と、第２の
    重み付けされた値を加算することにより第２のフィルタ
    値を形成する第２の加算器（２８）を含むことを特徴と
    する請求項３記載のディジタル回路装置。
  5. 【請求項５】　　レジスタ（１２から１５）のクロック
    間隔中再サンプルされた第１及び第２のフィルタ値を形
    成するため位相発生値及びレジスタ出力値を異なる係数
    で繰返し乗算する乗算器が配置されることを特徴とする
    請求項４記載のディジタル回路装置。
  6. 【請求項６】　　係数を蓄積器に供給するようこのメモ
    リに対する第１の係数メモリ用アドレスとしてレジスタ
    （１２から１５）の出力値及び位相発生値を時間逐次的
    に供給する第１の制御回路が配置され、係数及び第１の
    制御回路から生じる適切な符号ビットを逐次に受け、第
    １及び第２のフィルタ値を形成する蓄積器が配置される
    ことを特徴とする請求項３記載のディジタル回路装置。
  7. 【請求項７】　　位相発生値、レジスタ出力値及びポイ
    ンタアドレスをレジスタ（１２から１５）のクロック間
    隔中第１の係数メモリ（３５）へ繰返して時間逐次的に
    印加する第１の制御回路（３４）が配置され、如何に度
    々位相発生値及びレジスタ出力値がクロック間隔中アド
    レスとして用いられるかを示すポインタアドレスが用い
    られ、係数を基にして再サンプルされた第１及び第２の
    フィルタ値を形成する蓄積器（３６）が配置されること
    を特徴とする請求項６記載のディジタル回路装置。
  8. 【請求項８】　　結合回路（５２）は第２の制御回路（
    ４１）、第２及び第３の係数メモリ（４３，４６）とか
    らなり、第２の係数メモリ用アドレスとして第１のフィ
    ルタ値を形成するよう用いられるレジスタ（１３，１５
    ）の出力値及び位相発生値を供給するよう第２の制御回
    路は配置され、第１のフィルタ値を供給する第２の係数
    メモリが配置され、第３の係数メモリ用アドレスとして
    第２のフィルタ値を形成するよう用いられるレジスタ（
    １２，１４）の出力を供給する第２の制御回路が配置さ
    れ、第２のフィルタ値を供給する第３の係数メモリが配
    置されることを特徴とする請求項３記載のディジタル回
    路装置。
  9. 【請求項９】　　位相発生値、レジスタの出力値及びポ
    インタアドレスをレジスタ（１２から１５）のクロック
    間隔中第２の係数メモリ（４３）に繰返して時間逐次的
    に印加し、レジスタの出力値及びポインタアドレスを第
    ３の係数メモリ（４６）に印加するよう第２の制御回路
    （４１）に配置され、如何に度々クロック間隔中位相発
    生値及びレジスタ出力値がアドレスとして用いられるか
    を示すポインタアドレスが用いられ、再サンプルされた
    第１及び第２のフィルタ値を供給する第２及び第３の係
    数メモリが配置されることを特徴とする請求項８記載の
    ディジタル回路装置。
  10. 【請求項１０】　　線形フィルタ装置（２）は４つのレ
    ジスタ（１２から１５）の連鎖からなることを特徴とす
    る請求項３乃至９のうちいずれか一項記載のディジタル
    回路装置。
  11. 【請求項１１】　　位相発生器（１）は入力値及び入力
    レジスタ（４）の値を受けるエクスクルーシブ−オアゲ
    ート（３）からなり、入力レジスタは入力値を受けるよ
    う配置され、カウンタ（５）は、エクスクルーシブ−オ
    アゲートの出力信号をそのカウント方向入力に受け、位
    相発生値をそのカウント出力に供給するよう配置される
    ことを特徴とする請求項１乃至１０のうちいずれか一項
    記載のディジタル回路装置。
JP3299111A 1990-11-16 1991-11-14 Ｇｍｓｋ（ガウス最小シフトキーイング）変調用ディジタル回路装置 Pending JPH04273740A (ja)

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DE4036512A DE4036512A1 (de) 1990-11-16 1990-11-16 Digitale schaltungsanordnung zur naeherungsweisen realisierung einer gmsk (gaussian minimum shift keying)-modulation
DE40365123 1990-11-16

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CS344991A3 (en) 1992-06-17
EP0486101A2 (de) 1992-05-20
DE4036512A1 (de) 1992-05-21
EP0486101A3 (en) 1993-05-12

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