JPH04274537A - アドレス割振り装置 - Google Patents
アドレス割振り装置Info
- Publication number
- JPH04274537A JPH04274537A JP3058423A JP5842391A JPH04274537A JP H04274537 A JPH04274537 A JP H04274537A JP 3058423 A JP3058423 A JP 3058423A JP 5842391 A JP5842391 A JP 5842391A JP H04274537 A JPH04274537 A JP H04274537A
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- JP
- Japan
- Prior art keywords
- address
- cpu
- memory
- addresses
- memory address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はアドレス割振り装置に関し、特に
ＣＰＵから生成されるアドレスを必要に応じて変換処理
するアドレス割振り方式に関するものである。
ＣＰＵから生成されるアドレスを必要に応じて変換処理
するアドレス割振り方式に関するものである。
【０００２】
【従来技術】従来、メモリのアドレス空間を構成する格
納場所を示すアドレスはメモリ固有に唯１通りに設定さ
れており、システム動作中に、ある時点までＣＰＵから
アドレス０でアクセスしていたメモリ格納場所を、例え
ばある時点からＣＰＵからアドレス２としてアクセスす
ることはできない。
納場所を示すアドレスはメモリ固有に唯１通りに設定さ
れており、システム動作中に、ある時点までＣＰＵから
アドレス０でアクセスしていたメモリ格納場所を、例え
ばある時点からＣＰＵからアドレス２としてアクセスす
ることはできない。
【０００３】そのため、メモリ内の小さい複数の空き領
域を１つにまとめて大きい領域に整理するガーベージコ
レクション（ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ）
処理を行う必要がある場合、オーバヘッドロス時間が生
じる。
域を１つにまとめて大きい領域に整理するガーベージコ
レクション（ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ）
処理を行う必要がある場合、オーバヘッドロス時間が生
じる。
【０００４】すなわち、メモリに対してある大きさのプ
ログラムやデータを読み書きするうちに、メモリ上に未
使用の格納領域が至る所に点在することになったとき、
更にプログラムやデータを書込むには、既に書込まれて
いるプログラムやデータをメモリの先頭から連続して書
込み直して整理し、新たに書込むプログラムやデータの
ために十分な広さの連続した空き領域を確保して、新し
いプログラムやデータをその領域に書込むという一連の
手順を経る必要がある。
ログラムやデータを読み書きするうちに、メモリ上に未
使用の格納領域が至る所に点在することになったとき、
更にプログラムやデータを書込むには、既に書込まれて
いるプログラムやデータをメモリの先頭から連続して書
込み直して整理し、新たに書込むプログラムやデータの
ために十分な広さの連続した空き領域を確保して、新し
いプログラムやデータをその領域に書込むという一連の
手順を経る必要がある。
【０００５】従来のメモリへのアドレスの与え方として
は、ＣＰＵとメモリとの間に配線パターンが設けられて
おり、よってメモリへのアドレスは設計時点において一
義的に決定され、自由にアドレスを割振ることは不可能
となっている。
は、ＣＰＵとメモリとの間に配線パターンが設けられて
おり、よってメモリへのアドレスは設計時点において一
義的に決定され、自由にアドレスを割振ることは不可能
となっている。
【０００６】そのために、メモリ上の未使用領域が不連
続であった場合に、ガーベージコレクション処理時に、
格納済みのプログラムやデータを移動して整理する手順
が必要となり、オーバヘッドロス時間が多いという欠点
がある。
続であった場合に、ガーベージコレクション処理時に、
格納済みのプログラムやデータを移動して整理する手順
が必要となり、オーバヘッドロス時間が多いという欠点
がある。
【０００７】
【発明の目的】そこで、本発明はこの様な従来技術の欠
点を解決すべくなされたものであって、その目的とする
ところは、ガーベージコレクション処理におけるオーバ
ヘッドロス時間をなくすようにしたアドレス割振り装置
を提供することにある。
点を解決すべくなされたものであって、その目的とする
ところは、ガーベージコレクション処理におけるオーバ
ヘッドロス時間をなくすようにしたアドレス割振り装置
を提供することにある。
【０００８】
【発明の構成】本発明によるアドレス割振り装置は、Ｃ
ＰＵからメモリのアドレス空間の１つを特性すべく生成
されるｎビットのＣＰＵアドレスを夫々入力とし、前記
ｎビットのＣＰＵアドレスを予め定められた各変換論理
に従ってｎビットのアドレスに夫々変換する複数のアド
レス変換手段と、これ等アドレス変換手段の変換アドレ
スの１つを選択指示に応じて選択して前記メモリのアド
レスとして出力する選択手段とを含むことを特徴とする
。
ＰＵからメモリのアドレス空間の１つを特性すべく生成
されるｎビットのＣＰＵアドレスを夫々入力とし、前記
ｎビットのＣＰＵアドレスを予め定められた各変換論理
に従ってｎビットのアドレスに夫々変換する複数のアド
レス変換手段と、これ等アドレス変換手段の変換アドレ
スの１つを選択指示に応じて選択して前記メモリのアド
レスとして出力する選択手段とを含むことを特徴とする
。
【０００９】
【実施例】以下に本発明の実施例を図面を参照しつつ説
明する。
明する。
【００１０】図１は本発明の実施例のブロック図である
。ＣＰＵ１からはメモリ２のアドレス空間の１つを特定
すべくｎビットのＣＰＵアドレスが発生される。
。ＣＰＵ１からはメモリ２のアドレス空間の１つを特定
すべくｎビットのＣＰＵアドレスが発生される。
【００１１】このＣＰＵアドレスはＮ個のアドレス変換
回路３０〜３Ｎへ共通に入力されており、アドレス変換
回路３０〜３Ｎの各々はｎビットの入力ＣＰＵアドレス
を、予め定められた各変換論理に従ってｎビットのメモ
リアドレスに夫々変換する機能を有している。
回路３０〜３Ｎへ共通に入力されており、アドレス変換
回路３０〜３Ｎの各々はｎビットの入力ＣＰＵアドレス
を、予め定められた各変換論理に従ってｎビットのメモ
リアドレスに夫々変換する機能を有している。
【００１２】これ等アドレス変換回路３０〜３Ｎの各々
のｎビットの変換メモリアドレスはセレクタ４へ全て入
力されており、このセレクタ４により必要なメモリアド
レスが択一的に導出され、メモリ２のアドレスとして出
力される。
のｎビットの変換メモリアドレスはセレクタ４へ全て入
力されており、このセレクタ４により必要なメモリアド
レスが択一的に導出され、メモリ２のアドレスとして出
力される。
【００１３】このセレクタ４の択一的選択制御は、セレ
クト信号レジスタ５に格納されているセレクト信号に応
じて行われるもので、このセレクト信号はＣＰＵ１から
発生されてレジスタ５へセットされる。
クト信号レジスタ５に格納されているセレクト信号に応
じて行われるもので、このセレクト信号はＣＰＵ１から
発生されてレジスタ５へセットされる。
【００１４】ここで、簡単化のために、メモリ２は３ビ
ットのアドレス幅を有するものとして説明する。メモリ
２のメモリ空間は２３ ＝８個の格納領域を有し、ＣＰ
Ｕ１からの３ビットのＣＰＵアドレスを（ＡＢＣ）とし
て表わし、またアドレス変換回路３０〜３Ｎによる各３
ビットの変換メモリアドレスを（ａｂｃ）として表わす
。
ットのアドレス幅を有するものとして説明する。メモリ
２のメモリ空間は２３ ＝８個の格納領域を有し、ＣＰ
Ｕ１からの３ビットのＣＰＵアドレスを（ＡＢＣ）とし
て表わし、またアドレス変換回路３０〜３Ｎによる各３
ビットの変換メモリアドレスを（ａｂｃ）として表わす
。
【００１５】そして、図２の左側に示す如く、ＣＰＵア
ドレス０（８個のアドレスに対して０〜７の番号を付し
たもの）に対しメモリ固有アドレス０、ＣＰＵアドレス
１に対してメモリ固有アドレス１、ＣＰＵアドレス２に
対してメモリ固有アドレス２と便宜上夫々名付ける。以
下、同様にして、ＣＰＵアドレス７に対してメモリ固有
アドレス７と名付ける。
ドレス０（８個のアドレスに対して０〜７の番号を付し
たもの）に対しメモリ固有アドレス０、ＣＰＵアドレス
１に対してメモリ固有アドレス１、ＣＰＵアドレス２に
対してメモリ固有アドレス２と便宜上夫々名付ける。以
下、同様にして、ＣＰＵアドレス７に対してメモリ固有
アドレス７と名付ける。
【００１６】この場合の両者のアドレス関係は図２の右
側に示すものとする。すなわち、ＣＰＵアドレス０の３
ビット（ＡＢＣ）は（０００）であり、このときのメモ
リ固有アドレス０の３ビット（ａｂｃ）は（０００）で
あり、以下同様であって両アドレス（ＡＢＣ）と（ａｂ
ｃ）との関係は同一の論理である。
側に示すものとする。すなわち、ＣＰＵアドレス０の３
ビット（ＡＢＣ）は（０００）であり、このときのメモ
リ固有アドレス０の３ビット（ａｂｃ）は（０００）で
あり、以下同様であって両アドレス（ＡＢＣ）と（ａｂ
ｃ）との関係は同一の論理である。
【００１７】この図２の関係が初期設定の関係であると
すると、従来はこの関係以外に、アドレス変更は不可能
であったが、本発明では図３や図４に例示する如きアド
レス変更を自在に行い得るようにしているのである。
すると、従来はこの関係以外に、アドレス変更は不可能
であったが、本発明では図３や図４に例示する如きアド
レス変更を自在に行い得るようにしているのである。
【００１８】そのために、先ず、図２に示した初期設定
関係を実現すべく、アドレス変換回路３０により図２の
右側の変換処理（この例では、変換ではなくそのまま同
一のアドレスを導出する処理）を行わせるのである。こ
の場合の変換論理式（ブール式）は、ａ＝Ａ，ｂ＝Ｂ，
ｃ＝Ｃとなる。
関係を実現すべく、アドレス変換回路３０により図２の
右側の変換処理（この例では、変換ではなくそのまま同
一のアドレスを導出する処理）を行わせるのである。こ
の場合の変換論理式（ブール式）は、ａ＝Ａ，ｂ＝Ｂ，
ｃ＝Ｃとなる。
【００１９】次に、図３に示した関係を実現すべく、ア
ドレス変換回路３１により図３の右側の変換処理を行わ
せる。この場合のブール式は、ａ＝Ｂ，ｂ＝＊Ａ，ｃ＝
Ｃとなる。ここで、＊は反転を意味する。
ドレス変換回路３１により図３の右側の変換処理を行わ
せる。この場合のブール式は、ａ＝Ｂ，ｂ＝＊Ａ，ｃ＝
Ｃとなる。ここで、＊は反転を意味する。
【００２０】更に、図４に示した関係を実現すべく、ア
ドレス変換回路３２により図４の右側の変換処理を行わ
せる。この場合のブール式は、ａ＝Ａ＋Ｂ，ｂ＝＊Ｂ，
ｃ＝Ｃとなる。ここで、＋は排他的論理和を示す。
ドレス変換回路３２により図４の右側の変換処理を行わ
せる。この場合のブール式は、ａ＝Ａ＋Ｂ，ｂ＝＊Ｂ，
ｃ＝Ｃとなる。ここで、＋は排他的論理和を示す。
【００２１】ところで、本例ではアドレス幅がｎ＝３ビ
ットであるから、メモリ格納場所は８箇所あり、この８
箇所にＣＰＵ１からみたアドレス割振りの仕方は８！＝
４０３２０ とおり存在する。よって、アドレス変換回
路３０〜３Ｎを４０３２０ 個（Ｎ＝４０３１９ ）
設け、各々に対応したブール式の変換論理回路を割当て
ることにより、上記の全てのアドレス割振りが可能とな
る。
ットであるから、メモリ格納場所は８箇所あり、この８
箇所にＣＰＵ１からみたアドレス割振りの仕方は８！＝
４０３２０ とおり存在する。よって、アドレス変換回
路３０〜３Ｎを４０３２０ 個（Ｎ＝４０３１９ ）
設け、各々に対応したブール式の変換論理回路を割当て
ることにより、上記の全てのアドレス割振りが可能とな
る。
【００２２】どのアドレス変換回路の出力を選択するか
は、どの変換論理のブール式を選択するかにより決定さ
れ、これがＣＰＵ１からセレクト信号として生成されて
レジスタ５へセットされる。このレジスタ５のセレクト
信号によりセレクタ４が必要なアドレス変換回路３０〜
３Ｎのうち１つを選択して、その変換メモリアドレス（
ａｂｃ）を導出して、メモリ２へ供給する。
は、どの変換論理のブール式を選択するかにより決定さ
れ、これがＣＰＵ１からセレクト信号として生成されて
レジスタ５へセットされる。このレジスタ５のセレクト
信号によりセレクタ４が必要なアドレス変換回路３０〜
３Ｎのうち１つを選択して、その変換メモリアドレス（
ａｂｃ）を導出して、メモリ２へ供給する。
【００２３】
【発明の効果】本発明によれば、ＣＰＵアドレスとを自
由に変換してメモリアドレスとすることができるので、
ガーベージコレクション時に、メモリのアドレスの割振
りを必要に応じて変換することで、点在する未使用格納
領域をそのままの状態に維持しつつ新たなプログラムや
データの書込みが可能となり、未使用領域の整理が不要
となってオーバヘッドロスがなくなるという効果がある
。
由に変換してメモリアドレスとすることができるので、
ガーベージコレクション時に、メモリのアドレスの割振
りを必要に応じて変換することで、点在する未使用格納
領域をそのままの状態に維持しつつ新たなプログラムや
データの書込みが可能となり、未使用領域の整理が不要
となってオーバヘッドロスがなくなるという効果がある
。
【図１】本発明の実施例のシステムブロック図である。
【図２】アドレス割振りのためのＣＰＵアドレスとメモ
リアドレスとの一つの関係を示す図である。
リアドレスとの一つの関係を示す図である。
【図３】アドレス割振りのためのＣＰＵアドレスとメモ
リアドレスとの他の関係を示す図である。
リアドレスとの他の関係を示す図である。
【図４】アドレス割振りのためのＣＰＵアドレスとメモ
リアドレスとの別の関係を示す図である。
リアドレスとの別の関係を示す図である。
１ ＣＰＵ
２ メモリ
４ セレクタ
５ セレクト信号レジスタ
３０〜３Ｎ アドレス変換回路
Claims (1)
- 【請求項１】 ＣＰＵからメモリのアドレス空間の１
つを特性すべく生成されるｎビットのＣＰＵアドレスを
夫々入力とし、前記ｎビットのＣＰＵアドレスを予め定
められた各変換論理に従ってｎビットのアドレスに夫々
変換する複数のアドレス変換手段と、これ等アドレス変
換手段の変換アドレスの１つを選択指示に応じて選択し
て前記メモリのアドレスとして出力する選択手段とを含
むことを特徴とするアドレス割振り装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058423A JPH04274537A (ja) | 1991-02-28 | 1991-02-28 | アドレス割振り装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058423A JPH04274537A (ja) | 1991-02-28 | 1991-02-28 | アドレス割振り装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04274537A true JPH04274537A (ja) | 1992-09-30 |
Family
ID=13083974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3058423A Pending JPH04274537A (ja) | 1991-02-28 | 1991-02-28 | アドレス割振り装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04274537A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8931524B2 (en) | 2011-05-09 | 2015-01-13 | Ricoh Company, Ltd. | Fluid transferer, fluid filling apparatus and fluid transfer method |
| JP2017208087A (ja) * | 2016-05-09 | 2017-11-24 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | メモリのアクセスに用いる方法及び装置 |
-
1991
- 1991-02-28 JP JP3058423A patent/JPH04274537A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8931524B2 (en) | 2011-05-09 | 2015-01-13 | Ricoh Company, Ltd. | Fluid transferer, fluid filling apparatus and fluid transfer method |
| JP2017208087A (ja) * | 2016-05-09 | 2017-11-24 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | メモリのアクセスに用いる方法及び装置 |
| US10782884B2 (en) | 2016-05-09 | 2020-09-22 | Infineon Technologies Ag | Method and apparatus for use in accessing a memory |
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