JPH0697394B2 - 記憶回路 - Google Patents
記憶回路Info
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- JPH0697394B2 JPH0697394B2 JP60105844A JP10584485A JPH0697394B2 JP H0697394 B2 JPH0697394 B2 JP H0697394B2 JP 60105844 A JP60105844 A JP 60105844A JP 10584485 A JP10584485 A JP 10584485A JP H0697394 B2 JPH0697394 B2 JP H0697394B2
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- processing device
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、記憶素子に係り、特に高速グラフィックディ
スプレイのフレームバッファに好適な記憶回路に関す
る。
スプレイのフレームバッファに好適な記憶回路に関す
る。
グラフィック・ディスプレイ装置は、表示分解能の向上
に伴い、大容量の表示情報記憶用メモリすなわちフレー
ムバッファを必要とし始めている。フレームバッファの
大容量化は、グラフィックデータの表示を行う際に、多
くのメモリアクセスを行うこととなり、高速な読み書き
を実行する必要が生じるようになる。従来、このような
問題に対処する方法としては、処理の分散化がある。
に伴い、大容量の表示情報記憶用メモリすなわちフレー
ムバッファを必要とし始めている。フレームバッファの
大容量化は、グラフィックデータの表示を行う際に、多
くのメモリアクセスを行うこととなり、高速な読み書き
を実行する必要が生じるようになる。従来、このような
問題に対処する方法としては、処理の分散化がある。
例えば、処理の分散化の一例としては、フレームバッフ
ァで処理の一部を実行する方法がある。この方法による
フレームバッファの記憶回路の構成例を第２図に示す。
第２図において、１は演算器、２はメモリ、３は演算器
の機能指定レジスタ、４は書き込みマスクレジスタであ
る。フレームバッファにデータを書き込む場合には、デ
ータ幅はビットを単位としたものとなり、メモリのワー
ド構成のビット数と異なる場合が多い。このため、フレ
ームバッファへの書き込み処理は、ビットを単位とした
演算とビットを単位とした書き込みを行わなければなら
ない。第２図の例では、ビットを単位とした演算は、演
算器１と演算機能指定レジスタ３により実行し、ビット
単位の書き込みはマスクレジスタ４による書き込みが有
効なビットだけを書くことで実行する。さらに、このフ
レームバッファでは、データ処理装置からのデータＤを
書くサイクルで、メモリのリード・モディファイ・ライ
トを実行するため、通常のメモリで同様の動作をする時
に必要なメモリ２のデータD0のリード動作も不要とな
り、高速化が図れる。
ァで処理の一部を実行する方法がある。この方法による
フレームバッファの記憶回路の構成例を第２図に示す。
第２図において、１は演算器、２はメモリ、３は演算器
の機能指定レジスタ、４は書き込みマスクレジスタであ
る。フレームバッファにデータを書き込む場合には、デ
ータ幅はビットを単位としたものとなり、メモリのワー
ド構成のビット数と異なる場合が多い。このため、フレ
ームバッファへの書き込み処理は、ビットを単位とした
演算とビットを単位とした書き込みを行わなければなら
ない。第２図の例では、ビットを単位とした演算は、演
算器１と演算機能指定レジスタ３により実行し、ビット
単位の書き込みはマスクレジスタ４による書き込みが有
効なビットだけを書くことで実行する。さらに、このフ
レームバッファでは、データ処理装置からのデータＤを
書くサイクルで、メモリのリード・モディファイ・ライ
トを実行するため、通常のメモリで同様の動作をする時
に必要なメモリ２のデータD0のリード動作も不要とな
り、高速化が図れる。
処理の分散化を図るもう１つの例を第３図に示す。第３
図は２台のデータ処理装置10と10′が共通バス11を介し
てフレームバッファ用メモリ９″と接続したグラフィッ
クディスプレイ装置の構成例である。第３図の例では、
フレームバッファ用メモリ９″の領域をa,b2つに分割
し、ａをデータ処理装置10で、ｂをデータ処理装置10′
で描画処理をするシステムである。このシステムで描画
した例を第４図に示す。フレームバッファ用メモリ９″
は、CRTに表示され、２分割した領域は図に示すように
上下に分けられている。メモリ９″上に例えば円を描画
する場合には、円弧αα′α″をデータ処理装置10で、
円弧ββ′β″をデータ処理装置10′で並列に描画す
る。円の描画処理は、円の座標計算と座標点のフレーム
バッファへの書き込み処理の２つに大別でき、計算処理
が書き込み処理に比べ時間がかかる場合は、計算処理が
２台の処理装置10及び10′で分担されるため描画時間は
速くなる。しかしながら、書き込み処理の時間が長くな
ると、２台の処理装置はフレームバッファ用メモリ９″
のアクセスで競合するため、２台で処理する効果は小さ
くなる。近年、LSI技術の進歩に伴い、データ処理装置
の計算処理時間が短くなっており、相対的に書き込み処
理時間が長くなるため、メモリアクセスの回数を減少す
る第２図に示したフレームバッファ用メモリ９′を使う
必要が出始めている。
図は２台のデータ処理装置10と10′が共通バス11を介し
てフレームバッファ用メモリ９″と接続したグラフィッ
クディスプレイ装置の構成例である。第３図の例では、
フレームバッファ用メモリ９″の領域をa,b2つに分割
し、ａをデータ処理装置10で、ｂをデータ処理装置10′
で描画処理をするシステムである。このシステムで描画
した例を第４図に示す。フレームバッファ用メモリ９″
は、CRTに表示され、２分割した領域は図に示すように
上下に分けられている。メモリ９″上に例えば円を描画
する場合には、円弧αα′α″をデータ処理装置10で、
円弧ββ′β″をデータ処理装置10′で並列に描画す
る。円の描画処理は、円の座標計算と座標点のフレーム
バッファへの書き込み処理の２つに大別でき、計算処理
が書き込み処理に比べ時間がかかる場合は、計算処理が
２台の処理装置10及び10′で分担されるため描画時間は
速くなる。しかしながら、書き込み処理の時間が長くな
ると、２台の処理装置はフレームバッファ用メモリ９″
のアクセスで競合するため、２台で処理する効果は小さ
くなる。近年、LSI技術の進歩に伴い、データ処理装置
の計算処理時間が短くなっており、相対的に書き込み処
理時間が長くなるため、メモリアクセスの回数を減少す
る第２図に示したフレームバッファ用メモリ９′を使う
必要が出始めている。
第２図のメモリを第３図のシステムのフレームバッファ
に適用する場合、第４図のように、同一処理を分担する
場合は、メモリのモディファイ機能は同一となり問題は
ないが、第５図のように、一方は図形描画、他方は文字
描画と異なった描画処理を実行する場合、モディファイ
機能も異なったものとなるため、２台のデータ処理装置
が独立してフレームバッファをアクセスすることができ
ず、データ処理装置間での協調制御を行うこととなり、
高速化が図れないという問題がでてくる。
に適用する場合、第４図のように、同一処理を分担する
場合は、メモリのモディファイ機能は同一となり問題は
ないが、第５図のように、一方は図形描画、他方は文字
描画と異なった描画処理を実行する場合、モディファイ
機能も異なったものとなるため、２台のデータ処理装置
が独立してフレームバッファをアクセスすることができ
ず、データ処理装置間での協調制御を行うこととなり、
高速化が図れないという問題がでてくる。
従来は第４図のような同一処理を分担することが行われ
ていたが、最近では、マルチウィンドウシステムなどに
代表されるように、第５図のような異なった処理を分担
して実行する必要がでてきており、この点について配慮
したメモリ回路とはなっていない。
ていたが、最近では、マルチウィンドウシステムなどに
代表されるように、第５図のような異なった処理を分担
して実行する必要がでてきており、この点について配慮
したメモリ回路とはなっていない。
なお、この種のリード・モディファイ・ライト動作を用
いたフレームバッファの例としては、例えば、日経エレ
クトロニクス′84.8.27号の「1280×1024画素のグラフ
ィックディスプレイ用フレームバッファをニブルモード
付き64KRAMで設計」（P.227〜245）などで示される。
いたフレームバッファの例としては、例えば、日経エレ
クトロニクス′84.8.27号の「1280×1024画素のグラフ
ィックディスプレイ用フレームバッファをニブルモード
付き64KRAMで設計」（P.227〜245）などで示される。
本発明の目的は、上記問題に対処して高速グラフィック
ディスプレイ装置を実現するために、マルチプロセッサ
による並行処理に適したフレームバッファ構成用の記憶
回路を提供することにある。
ディスプレイ装置を実現するために、マルチプロセッサ
による並行処理に適したフレームバッファ構成用の記憶
回路を提供することにある。
１つの資源を複数の処理装置で共用する場合、資源の排
他利用制御を行う必要がある。また、複数の処理装置が
１つの処理を分担することで高速化を行う場合、処理及
び資源利用を協調して行わなければならない。このよう
な、排他制御及び協調制御は、一般には処理装置のプロ
グラムで実現しているため若干の処理時間が必要であ
る。
他利用制御を行う必要がある。また、複数の処理装置が
１つの処理を分担することで高速化を行う場合、処理及
び資源利用を協調して行わなければならない。このよう
な、排他制御及び協調制御は、一般には処理装置のプロ
グラムで実現しているため若干の処理時間が必要であ
る。
共用する資源としては、周辺装置と記憶装置の２種類に
大別されるが、周辺装置は、処理装置が利用を開始する
としばらく占有する形の利用形態を取り、記憶装置は、
アクセス時に優先制御によりアクセス権を取るために占
有することを無視すると、非同期にいつでも使えるよう
な利用形態を取っていた。このように、利用形態が異な
っている理由は、周辺装置は動作を開始すると、内部で
動作モードを持ち、モードが遷移していくため、途中で
処理を中断することが困難であり、逆に、記憶装置で
は、データの読み出しあるいは書き込みは、処理装置が
アクセスしたタイミングで終了し、内部動作モードがア
クセス終了後に継続しないことによる。このような分類
がなされている資源に、リード・モディファイ・ライト
動作を行う記憶装置をあてはめると、内部状態としてモ
ディファイ機能を有しているが、内部動作モードがアク
セス後に継続しないという、処理装置よりも高速動作を
行う周辺装置として位置付けられる。したがって、高速
動作を行う装置を低速な処理装置のプログラムで排他制
御あるいは協調制御することは、オーバーヘッドが大き
くなるので、ハードウェアで対処することが必須とな
る。リード・モディファイ・ライトを行うメモリは内部
状態のみが問題で、内部動作モードは考えなくてよいた
め、処理装置対応に内部状態を切り換える。
大別されるが、周辺装置は、処理装置が利用を開始する
としばらく占有する形の利用形態を取り、記憶装置は、
アクセス時に優先制御によりアクセス権を取るために占
有することを無視すると、非同期にいつでも使えるよう
な利用形態を取っていた。このように、利用形態が異な
っている理由は、周辺装置は動作を開始すると、内部で
動作モードを持ち、モードが遷移していくため、途中で
処理を中断することが困難であり、逆に、記憶装置で
は、データの読み出しあるいは書き込みは、処理装置が
アクセスしたタイミングで終了し、内部動作モードがア
クセス終了後に継続しないことによる。このような分類
がなされている資源に、リード・モディファイ・ライト
動作を行う記憶装置をあてはめると、内部状態としてモ
ディファイ機能を有しているが、内部動作モードがアク
セス後に継続しないという、処理装置よりも高速動作を
行う周辺装置として位置付けられる。したがって、高速
動作を行う装置を低速な処理装置のプログラムで排他制
御あるいは協調制御することは、オーバーヘッドが大き
くなるので、ハードウェアで対処することが必須とな
る。リード・モディファイ・ライトを行うメモリは内部
状態のみが問題で、内部動作モードは考えなくてよいた
め、処理装置対応に内部状態を切り換える。
従って、本発明は、データの読み出し、書き込み及び保
存が任意に行える記憶素子と、外部からの第１のデータ
と記憶素子内の第２のデータを演算する演算器よりなる
記憶回路において、外部から演算機能を指定する手段と
外部から書き込み制御をビット単位に行う手段を設け、
演算機能の指定手段は、外部からの複数の演算機能指定
データの１つを選択するセレクタにセレクト制御信号を
与え、ビット単位の書き込み制御手段は、外部からの複
数のビット書き込み制御データの１つを選択するセレク
タにセレクト制御信号を与えて、リード・モディファイ
・ライト動作を行うフレームバッファ用メモリを共用で
きるようにすることを特徴とする。
存が任意に行える記憶素子と、外部からの第１のデータ
と記憶素子内の第２のデータを演算する演算器よりなる
記憶回路において、外部から演算機能を指定する手段と
外部から書き込み制御をビット単位に行う手段を設け、
演算機能の指定手段は、外部からの複数の演算機能指定
データの１つを選択するセレクタにセレクト制御信号を
与え、ビット単位の書き込み制御手段は、外部からの複
数のビット書き込み制御データの１つを選択するセレク
タにセレクト制御信号を与えて、リード・モディファイ
・ライト動作を行うフレームバッファ用メモリを共用で
きるようにすることを特徴とする。
以下、本発明の一実施例を図面を用いて詳細に説明す
る。第１図は本発明の一実施例のフレームバッファ用記
憶回路の構成である。１はリード・モディファイ・ライ
ト動作のモディファイ機能を実現する演算器（LU）、２
はデータを記憶するメモリ、３及び４は演算器の演算機
能を指定する演算機能指定レジスタ、５は演算機能を選
択する演算機能セレクタ、６及び７は書き込みマスクデ
ータを保持する書き込みマスクレジスタ、８は書き込み
マスクデータを選択する書き込みマスクセレクタ、Ｄは
共通バスからの書き込みデータ、Ｃは、演算機能セレク
タ５及び書き込みマスクセレクタ８に対するセレクト信
号である。第６図は本発明の一実施例のフレームバッフ
ァ用記憶回路９をマルチプロセッサシステムに適用した
構成例を示すブロック図である。10及び10′はデータ処
理装置、11は共通バス、12はアドレスコード回路であ
る。
る。第１図は本発明の一実施例のフレームバッファ用記
憶回路の構成である。１はリード・モディファイ・ライ
ト動作のモディファイ機能を実現する演算器（LU）、２
はデータを記憶するメモリ、３及び４は演算器の演算機
能を指定する演算機能指定レジスタ、５は演算機能を選
択する演算機能セレクタ、６及び７は書き込みマスクデ
ータを保持する書き込みマスクレジスタ、８は書き込み
マスクデータを選択する書き込みマスクセレクタ、Ｄは
共通バスからの書き込みデータ、Ｃは、演算機能セレク
タ５及び書き込みマスクセレクタ８に対するセレクト信
号である。第６図は本発明の一実施例のフレームバッフ
ァ用記憶回路９をマルチプロセッサシステムに適用した
構成例を示すブロック図である。10及び10′はデータ処
理装置、11は共通バス、12はアドレスコード回路であ
る。
以下、本実施例の動作例について説明する。第１図及び
第６図において、本発明の説明に不要なメモリデータの
リードのデータパス及びメモリブロックのアドレスデコ
ード回路、リード・モディファイ・ライト制御回路等は
見易さのため省略してある。本実施例では、記憶回路９
は800000H番地から9FFFFFH番地までにアドレスを割付け
られており、記憶回路９の容量は1Mバイトである。ここ
で番地のＨは16進数であることを示しており単位はバイ
トである。800000Hから9FFFFFHまででは2Mバイトのアド
レス空間となり、記憶回路９は二重にアドレスを占有し
ている。記憶回路９の二重占有の方法は、800000H番地
と900000H番地が同一のバイトデータとなり、以下同様
に8FFFFFH番地と9FFFFFH番地が同一のバイトデータとな
るように構成してある。したがって、処理装置10が８×
××××Ｈ番地を読んだデータと９×××××Ｈ番地を
読んだデータは、×××××が同じであれば同一とな
る。
第６図において、本発明の説明に不要なメモリデータの
リードのデータパス及びメモリブロックのアドレスデコ
ード回路、リード・モディファイ・ライト制御回路等は
見易さのため省略してある。本実施例では、記憶回路９
は800000H番地から9FFFFFH番地までにアドレスを割付け
られており、記憶回路９の容量は1Mバイトである。ここ
で番地のＨは16進数であることを示しており単位はバイ
トである。800000Hから9FFFFFHまででは2Mバイトのアド
レス空間となり、記憶回路９は二重にアドレスを占有し
ている。記憶回路９の二重占有の方法は、800000H番地
と900000H番地が同一のバイトデータとなり、以下同様
に8FFFFFH番地と9FFFFFH番地が同一のバイトデータとな
るように構成してある。したがって、処理装置10が８×
××××Ｈ番地を読んだデータと９×××××Ｈ番地を
読んだデータは、×××××が同じであれば同一とな
る。
アドレスデコーダ12は番地の上位一桁が偶数の時０を出
力し、奇数の時１を出力する回路である。演算器１の演
算機能は第７図に示す16種類の論理演算である。
力し、奇数の時１を出力する回路である。演算器１の演
算機能は第７図に示す16種類の論理演算である。
この16種類の演算を指定するため、演算コードデータFC
は４ビットのデータであり、演算機能指定レジスタ3,4
及び演算機能セレクタも４ビット構成である。メモリ２
は、16ビットをワードとした構成であるため、書き込み
マスクレジスタ6,7及び書き込みマスクセレクタも16ビ
ット構成である。
は４ビットのデータであり、演算機能指定レジスタ3,4
及び演算機能セレクタも４ビット構成である。メモリ２
は、16ビットをワードとした構成であるため、書き込み
マスクレジスタ6,7及び書き込みマスクセレクタも16ビ
ット構成である。
次に、データ処理装置10が、フレームバッファ用メモリ
９にライトアクセスをする場合の動作例を説明する。デ
ータ処理装置10はあらかじめ演算機能指定レジスタ３に
機能コードF0を、書き込みマスクレジスタ６にマスクデ
ータM0を設定してある。データ処理装置10が例えば8000
00H番地にライトアクセスを行うと、メモリアクセスの
タイミングは第８図に示すような、リード・モディファ
イ・ライトの順に実行をする。データ処理装置10が8000
00H番地をアドレスバスに出力することで、アドレスデ
コータ12は０を出力し、演算機能セレクタ５は演算機能
指定レジスタ３を選択し、演算コードデータFCとしてF0
を演算器１に出力する。
９にライトアクセスをする場合の動作例を説明する。デ
ータ処理装置10はあらかじめ演算機能指定レジスタ３に
機能コードF0を、書き込みマスクレジスタ６にマスクデ
ータM0を設定してある。データ処理装置10が例えば8000
00H番地にライトアクセスを行うと、メモリアクセスの
タイミングは第８図に示すような、リード・モディファ
イ・ライトの順に実行をする。データ処理装置10が8000
00H番地をアドレスバスに出力することで、アドレスデ
コータ12は０を出力し、演算機能セレクタ５は演算機能
指定レジスタ３を選択し、演算コードデータFCとしてF0
を演算器１に出力する。
この時、書き込みマスクセレクタ８は書き込みマスクレ
ジスタ６を選択し、WEとしてM0をメモリ２に出力する。
第８図において、リードの期間で800000H番地のデータ
が読み出され、データ処理装置10からの書き込みデータ
Ｄとモディファイの期間に演算器１でF0に従って演算
し、ライトの期間にM0のデータに従って書き込む。な
お、書き込みマスクデータは０が書き込み禁止で、１が
書き込み可であるため、通常の書き込みには、M0として
FFHを指定する。データ処理装置10′がフレームバッフ
ァ９をアクセスする場合は、あらかじめ演算機能指定レ
ジスタ４に機能コードF1を、書き込みマスクレジスタ７
にマスクデータM1を設定する。データ処理装置10がアク
セスした800000H番地と同一のデータを処理するために
は、データ処理装置10′は900000H番地にライトアクセ
スする。データ処理装置10′のライトアクセスのタイミ
ングチャートを第８図で説明する。このときは、アドレ
スデコーダ12の出力信号Ｃがアクセス中１であること
と、モディファイの機能コードがF1であることと、ライ
トのマスクがM1であることが異なる。
ジスタ６を選択し、WEとしてM0をメモリ２に出力する。
第８図において、リードの期間で800000H番地のデータ
が読み出され、データ処理装置10からの書き込みデータ
Ｄとモディファイの期間に演算器１でF0に従って演算
し、ライトの期間にM0のデータに従って書き込む。な
お、書き込みマスクデータは０が書き込み禁止で、１が
書き込み可であるため、通常の書き込みには、M0として
FFHを指定する。データ処理装置10′がフレームバッフ
ァ９をアクセスする場合は、あらかじめ演算機能指定レ
ジスタ４に機能コードF1を、書き込みマスクレジスタ７
にマスクデータM1を設定する。データ処理装置10がアク
セスした800000H番地と同一のデータを処理するために
は、データ処理装置10′は900000H番地にライトアクセ
スする。データ処理装置10′のライトアクセスのタイミ
ングチャートを第８図で説明する。このときは、アドレ
スデコーダ12の出力信号Ｃがアクセス中１であること
と、モディファイの機能コードがF1であることと、ライ
トのマスクがM1であることが異なる。
本実施例では、データ処理装置10及び10′のそれぞれに
対応して、演算指定レジスタと書き込みマスクレジスタ
を持っているため、データ処理装置10及び10′が非同期
で独立にフレームバッファ用メモリ９にライトアクセス
をした場合でも、データ処理装置毎にリード・モディフ
ァイ・ライト動作のモディファイ機能の指定及びマスク
ライトの指定がなされるため、データ処理装置間での協
調制御をする必要がなく、フレームバッファ用メモリ９
に対するアクセス競合によるアクセス遅延以外は、相互
干渉無しに描画処理の実行が可能となる。
対応して、演算指定レジスタと書き込みマスクレジスタ
を持っているため、データ処理装置10及び10′が非同期
で独立にフレームバッファ用メモリ９にライトアクセス
をした場合でも、データ処理装置毎にリード・モディフ
ァイ・ライト動作のモディファイ機能の指定及びマスク
ライトの指定がなされるため、データ処理装置間での協
調制御をする必要がなく、フレームバッファ用メモリ９
に対するアクセス競合によるアクセス遅延以外は、相互
干渉無しに描画処理の実行が可能となる。
従って、本実施例は、座標計算等の演算処理に時間がか
かる場合には、２台のデータ処理装置で処理を分担する
ことにより、演算処理時間の短縮が図れるので、描画時
間が短縮され、フレームバッファ書き込み処理に時間が
かかる場合には、リード・モディファイ・ライトを用い
たことによりアクセス回数の削減が図れるので、描画時
間が短縮され、高速なグラフィック・ディスプレイシス
テムが実現できる。
かる場合には、２台のデータ処理装置で処理を分担する
ことにより、演算処理時間の短縮が図れるので、描画時
間が短縮され、フレームバッファ書き込み処理に時間が
かかる場合には、リード・モディファイ・ライトを用い
たことによりアクセス回数の削減が図れるので、描画時
間が短縮され、高速なグラフィック・ディスプレイシス
テムが実現できる。
なお、本実施例では、データ処理装置を２台としたが、
３台以上にした場合も同様の考えで実現できることは言
うまでもない。
３台以上にした場合も同様の考えで実現できることは言
うまでもない。
また、１台のデータ処理装置で複数のタスクを起動し、
タスク毎に違ったアドレスを割当てることで並列描画処
理をするシステムに適用できることも明らかである。
タスク毎に違ったアドレスを割当てることで並列描画処
理をするシステムに適用できることも明らかである。
また、データ処理装置の識別をアドレスデタで行ってい
るが、データ処理装置毎に出力されるライト制御信号等
の制御信号を選択信号に用いても同様の結果が得られる
ことも明らかである。
るが、データ処理装置毎に出力されるライト制御信号等
の制御信号を選択信号に用いても同様の結果が得られる
ことも明らかである。
本実施例では、記憶回路の構成方法については言及しな
かったが、個別のICを複数個組合せてもよく、フレーム
バッファ用メモリ全体を１つのLSIとしても良いことは
言うまでもない。
かったが、個別のICを複数個組合せてもよく、フレーム
バッファ用メモリ全体を１つのLSIとしても良いことは
言うまでもない。
また、シフトレジスタを内蔵し、シリアル出力を持つ構
成のメモリに、本実施例を適用しても良いことも明らか
である。
成のメモリに、本実施例を適用しても良いことも明らか
である。
以上の説明から明らかなように、本発明によれば、描画
処理の座標計算処理を複数のプロセッサで分担処理する
ことにより計算時間の短縮が図れ、さらに協調制御無し
でリード・モディファイ・ライト動作を行うフレームバ
ッファ用メモリを共用でき、アクセス回数の削減が図れ
るため、高速グラフィックディスプレイシステムの構築
が可能であるという効果が得られる。
処理の座標計算処理を複数のプロセッサで分担処理する
ことにより計算時間の短縮が図れ、さらに協調制御無し
でリード・モディファイ・ライト動作を行うフレームバ
ッファ用メモリを共用でき、アクセス回数の削減が図れ
るため、高速グラフィックディスプレイシステムの構築
が可能であるという効果が得られる。
第１図は本発明の一実施例の記憶回路を示すブロック
図、第２図は従来例の記憶回路を示すブロック図、第３
図は従来例のグラフィックディスプレイシステムの構成
を示すブロック図、第４図及び第５図は描画例を説明す
るための図、第６図は本実施例のグラフィックディスプ
レイシステムの構成を示すブロック図、第７図は本実施
例の演算機能を説明するための図、第８図はリード・モ
ディファイ・ライトのタイミングチャートである。 １……演算器、２……メモリ素子、 3,4……演算機能指定レジスタ、 ５……演算機能セレクタ、 6,7……書き込みマスクレジスタ、 ８……書き込みマスクセレクタ、 ９……記憶回路、10,10′……データ処理装置、 11……共通バス、12……デコード回路。
図、第２図は従来例の記憶回路を示すブロック図、第３
図は従来例のグラフィックディスプレイシステムの構成
を示すブロック図、第４図及び第５図は描画例を説明す
るための図、第６図は本実施例のグラフィックディスプ
レイシステムの構成を示すブロック図、第７図は本実施
例の演算機能を説明するための図、第８図はリード・モ
ディファイ・ライトのタイミングチャートである。 １……演算器、２……メモリ素子、 3,4……演算機能指定レジスタ、 ５……演算機能セレクタ、 6,7……書き込みマスクレジスタ、 ８……書き込みマスクセレクタ、 ９……記憶回路、10,10′……データ処理装置、 11……共通バス、12……デコード回路。
フロントページの続き (72)発明者 木村 光一 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 榎本 博道 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 京田 正 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内
Claims (7)
- 【請求項１】データの読み出し、書き込み及び保存が任
意に行える記憶素子、 該記憶素子に接続され、該記憶素子から読み出されるデ
ータと外部の処理装置から供給される第１のデータとを
指定された演算機能で演算する手段を持つ演算部、 該演算部に接続され、該外部の処理装置から供給される
第２のデータを用いて、該演算部の演算機能を指定する
指定手段、及び、 該記憶素子に接続され、前記演算部での演算結果が該記
憶素子に記憶されたとき、外部から供給される第３のデ
ータを用いて書き込み制御をビット単位に実行する書き
込み制御手段を有し、さらに、 前記指定手段は、前記外部の処理装置から供給される複
数の前記第２のデータを記憶する第１の記憶手段と、前
記外部の処理装置からの第１のセレクト制御信号に応答
して、該第１の記憶手段に記憶された複数の第２のデー
タの１つを選択する第１のセレクタとを備え、 前記書き込み制御手段は、前記外部の処理装置から供給
される複数の第３のデータを記憶する第２の記憶手段
と、前記外部の処理装置から供給される第２のセレクト
制御信号に応答して、該第２の記憶手段に記憶された複
数の第３のデータの１つを選択する第２のセレクタとを
備えたことを特徴とする記憶回路。 - 【請求項２】特許請求の範囲第１項記載の記憶回路にお
いて、前記第１のセレクタへの第１のセレクト制御信号
と、前記第２のセレクタへの第２のセレクト制御信号と
は、双方とも前記外部の処理装置から送られることを特
徴とする記憶回路。 - 【請求項３】特許請求の範囲第２項記載の記憶回路にお
いて、前記第２のセレクト制御信号は、前記第３のデー
タから得られることを特徴とする記憶回路。 - 【請求項４】特許請求の範囲第３項記載の記憶回路にお
いて、前記外部の処理装置から供給される記憶回路の番
地を指定するためのアドレス信号のデコード部は、前記
第１及び第２のセレクタへ供給する前記第１及び第２の
セレクト制御信号として用いられることを特徴とする記
憶回路。 - 【請求項５】特許請求の範囲第３項記載の記憶回路にお
いて、前記外部の処理装置から供給される書き込み制御
信号は、書き込み動作中前記第１及び第２のセレクタへ
送られることを特徴とする記憶回路。 - 【請求項６】特許請求の範囲第１項記載の記憶回路にお
いて、前記演算機能で指定された前記演算部の演算と前
記第３のデータにより指定された書き込み制御動作は、
１回のメモリアクセスで行われることを特徴とする記憶
回路。 - 【請求項７】特許請求の範囲第１項記載の記憶回路にお
いて、前記記憶回路は、一体化された１つの集積回路で
あることを特徴とする記憶回路。
Priority Applications (28)
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-
1985
- 1985-05-20 JP JP60105844A patent/JPH0697394B2/ja not_active Expired - Fee Related
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| JPS61264378A (ja) | 1986-11-22 |
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