JPH04274616A - Ｃｍｏｓスタティック型可変分周回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＧＨｚ帯で動作する超高
速ＣＭＯＳ可変分周回路（２モジュラス・プリスケーラ
）に係わり、特に、超小型携帯電話機等に用いられる周
波数シンセサイザーの構成要素である低電力・超高速プ
リスケーラＩＣに好適な回路構成に関するものである。

【０００２】

【従来の技術】情報化社会の進展に伴い、自動車電話・
携帯電話等の移動体通信機器の需要が急激に伸びている
。これら移動体通信機器の小型・軽量化には回路の消費
電力低減によってバッテリ容積・重量を削減することが
最も効果的である。特に、高速動作が要求され、待機時
の消費電力の大半を占める周波数シンセサイザー内のプ
リスケーラＩＣの低電力化要求が強い。一方、移動体通
信の利用の拡大によって、この用途に割り当てられてい
た周波数帯は高周波化している。即ち、従来の８００Ｍ
Ｈｚ帯から１．５　ＧＨｚ帯さらには２．５　ＧＨｚ帯
が予定されている。こうした動向に対応して上述のプリ
スケーラー回路等の高速化要求が高まっている。

【０００３】さて、このような状況にあって、従来、プ
リスケーラー回路はＧａＡｓ−ＩＣやＳｉバイポーラー
ＩＣで構成されていた。移動体通信機器の低システムコ
スト化や低消費電力化の観点からすれば、システム全体
のＣＭＯＳ化が望ましいが、従来のＣＭＯＳ回路ではＧ
Ｈｚ帯での安定な高速動作は困難であった。そこで、先
ず、従来のプリスケーラー回路の構成と動作について説
明し、次に、従来のＣＭＯＳプリスケーラー回路の構成
技術を概観する。

【０００４】図１に２モジュラス・プリスケーラ回路（
÷２／÷３の可変分周回路）のブロック図を示す。Ｄタ
イプフリップフロップ（以下Ｄ−ＦＦと略す）１，２及
びＮＯＲ論理ゲート３，４より構成されている。ＮＯＲ
論理ゲート４は分周モード切り替え機能を担っている。 従来、ＮＯＲ論理ゲートは縦積み構造を有しており、例
えば図中のＰＭＯＳ６，７及びＮＭＯＳ８，９で示した
ような構成を取っていた。

【０００５】簡単に動作を説明する。ＮＯＲ論理ゲート
Ｍ＝Ｈ（ｈｉｇｈレベル）の時、ＮＯＲ４の出力はＬ（
ｌｏｗレベル）固定となり、その固定信号はＤ−ＦＦ２
を通して、ＮＯＲ論理ゲート３に入力されるためＮＯＲ
論理ゲート３はインバータ動作になる。その結果、Ｄ−
ＦＦ１はＴ型結合になり、÷２分周動作を行う。一方、
Ｍ＝Ｌ（ｌｏｗレベル）の時、Ｄ−ＦＦ１の出力信号は
更にＤ−ＦＦ２により更に１クロック分だけ遅れてＮＯ
Ｒ論理ゲート３の入力に帰還される。ＮＯＲ論理ゲート
３では二つの入力信号が共にＬの時のみＨを出力し、÷
３分周動作波形が得られる。以上説明した÷２分周及び
÷３分周動作時のタイムチャートを図２（ａ）（ｂ）に
それぞれ示す。図中のＡ，Ｂ，Ｅ，Ｆは図１に示した各
部に対応している。

【０００６】図１に示したブロック図に更にＤ−ＦＦ５
を１個追加することにより、÷４／÷５の可変分周回路
を構成することが出来る。そのブロック図を図３に示す
。Ｄ−ＦＦ１，２，５及びＮＯＲ論理ゲート３，４より
構成されている。ＮＯＲ論理ゲート４は分周モード切り
替え機能を担っている。動作原理は図１で説明した可変
分周回路と同様である。÷５分周及び÷４分周動作時の
タイムチャートを図４（ａ）（ｂ）にそれぞれ示す。 図中のＡ，Ｂ，Ｅ，Ｆは図３に示した各部に対応してい
る。

【０００７】さて、従来、図１及び図３に示したプリス
ケーラ回路を構成するに当たり、動作の高速性を実現す
るためダイナミック型のフリップフロップ（以下ＦＦと
略す）を採用していた。図５に示したのは図１に示した
÷２／÷３の可変分周回路をトランスファー・ゲート（
以下ＴＧと略す）より成るダイナミックＦＦで構成した
場合の回路図である。図中、ＣＭＯＳ構成のＴＧ５１，
５２及びインバータ５３，５４は初段のＤ−ＦＦ１を構
成する。インバータ５７は反転出力を得るためのバッフ
ァであり、ＮＭＯＳ５５及びＰＭＯＳ５６はＦＦ初期化
するためのリセット用トランジスタである。同様にＴＧ
５８，５９、インバータ６０，６１及びリセット用のＮ
ＭＯＳ６３、ＰＭＯＳ６２は後段のＦＦ２を構成する。 インバータ６４はクロックＣの相補信号Ｃ’を発生する
。動作は図１のブロック図を用いた説明と同様であるの
で省略する。動作時のタイミングチャートは図２で示し
た変化と同じであり、図中のＡ，Ｂ，Ｅ，Ｆは図２で示
した各部の記号に対応する。以下の例において、ダッシ
ュを付した信号は、ダッシュなしの同一記号の信号の反
転信号である。

【０００８】図５の可変分周回路の最高動作周波数は÷
３分周動作時のＢ→Ｅ→Ｆ→Ａの信号パスにおける遅延
時間（Ｔｐｄ）で決まる。Ｔｐｄは初段のＤ−ＦＦ１の
反転出力を発生するインバータ５７の遅延（Ｔｉｎｖ）
、ＮＯＲ論理ゲート４における遅延（Ｔｎｏｒ）、Ｄ−
ＦＦ２におけるデータ書き込み遅延（Ｔｗ）及び読み出
しによる遅延（Ｔｒ）、ＮＯＲ論理ゲート３における遅
延（Ｔｎｏｒ）の和になる。従って、Ｔｐｄ＝Ｔｉｎｖ
＋２Ｔｎｏｒ＋Ｔｗ＋Ｔｒになる。従って、可変分周回
路の高速化を図るためにはＤ−ＦＦ及び論理ゲートの動
作の高速化が不可欠になる。図５の回路ではダイナミッ
ク型ＦＦを採用して高速化を図っているわけである。

【０００９】

【発明が解決しようとする課題】しかしながら、図５に
示した従来のダイナミックＦＦではクロック信号の周波
数が低下してくると、動作の安定性が劣化するという問
題がある。即ち、図５におけるＤ−ＦＦ１，Ｄ−ＦＦ２
において、フリップフロップ要素による信号の保持はＴ
Ｇ５１（又は５２，５８，５９）のソース・ドレイン接
合容量Ｃｊと次段のＣＭＯＳインバータ５３（又は５４
，６０，６１）のゲート容量Ｃｇの合成容量Ｃ（＝Ｃｊ
＋Ｃｇ）に蓄えられた電荷によってなされる。ところが
、蓄積電荷はソース・ドレイン接合やゲート酸化膜にお
けるリーク電流により時間とともに減少するので、信号
の周期が長くなると保持している信号レベルが低下し、
ついには次段のインバータの論理しきい値以下になる。 その結果、次段のインバータが反転し、誤動作する。

【００１０】更にこの問題は電源電圧が低下する程、イ
ンバータの負荷充電能力が低下するので、合成容量Ｃ（
＝Ｃｊ＋Ｃｇ）に充電される電荷量が少なくなり、動作
マージンが減少する。また、電源電圧が低下すると、Ｎ
ＯＲ論理ゲートの動作速度や動作マージンも大きく劣化
する。従って、電池駆動（１．５　Ｖ程度）の低電圧動
作は期待できなかった。このような状況下にあって、低
電源電圧でＧＨｚ帯で動作し、動作周波数に依存せず安
定に動作するＣＭＯＳ可変分周回路技術が求めれていた
。

【００１１】本発明の目的は、１．５　Ｖ（電池駆動）
程度の電源電圧でも、動作の安定性に優れ、ＧＨｚ帯で
の高速動作が可能なＣＭＯＳ可変分周回路を提供するこ
とにある。

【００１２】

【課題を解決するための手段】本発明は、このような目
的を達成するために、回路の性能を決めるＤ−ＦＦに相
補信号入出力型のスタティック型フリップフロップを採
用し、更に、論理ゲート部にも前記Ｄ−ＦＦと整合性の
良い相補信号入力のパストランジスタ型論理ゲートを採
用して、低電源電圧でも動作マージンが大きく高速性に
優れたＣＭＯＳ可変分周回路を構成するものである。

【００１３】

【実施例】以下に、図面を参照して本発明の一実施例を
説明する。 （第１の実施例）図６に本発明の第１の実施例を示す。 本実施例は図１に示した÷２／÷３可変分周回路におい
てＤ−ＦＦとして低電源電圧下でも動作マージンが大き
く、超高速動作が可能な相補信号入出力のスタティック
型ＦＦを採用している。図６において、インバータ６８
，６９及びＴＧ７２，７３，７４，７５はマスター側Ｆ
Ｆ要素をインバータ７０，７１及びＴＧ７６，７７，７
８，７９はスレーブ側ＦＦ要素を各々構成し、全体で初
段のＤ−ＦＦ１を構成している。同様にインバータ８０
，８１及びＴＧ８４，８５，８６，８７はマスター側Ｆ
Ｆ要素をインバータ８２，８３及びＴＧ８８，８９，９
０，９１はスレーブ側ＦＦ要素を各々構成し、全体で後
段のＤ−ＦＦ２を構成している。本回路では相補信号を
扱うので、図１に示した論理ゲート以外にＮＡＮＤゲー
ト６５，６６及びインバータ９２を新たに付加している
。従来、ＮＡＮＤゲート６５，６６は縦積み構造を有し
ており、例えば図中のＰＭＯＳ１０，１１及びＮＭＯＳ
１２，１３で示したように構成されている。インバータ
６７は出力バッファ回路、インバータ６４は相補クロッ
ク信号Ｃ’を発生するクロック・バッファである。

【００１４】図６に基づいて動作を説明する。Ｍ＝Ｈ（
ｈｉｇｈレベル）の時、ＮＯＲ４の出力はｌｏｗ固定に
なり、Ｄ−ＦＦ２を通してＮＯＲ３の入力に帰還される
。一方、ＮＡＮＤ６６の出力はｈｉｇｈ固定になり、Ｄ
−ＦＦ２を通してＮＡＮＤ６５の入力に帰還される。 その結果、ＮＯＲ３及びＮＡＮＤ６５はインバータ動作
となり、Ｄ−ＦＦ１はＴ型結合となるので÷２分周動作
となる。Ｍ＝Ｌ（ｌｏｗレベル）の時、ＮＯＲ４はイン
バータ動作となり、インバータ９２とＮＡＮＤゲート６
６より成る複合ゲートもインバータ動作となるので、Ｄ
−ＦＦ１の相補出力信号はそれぞれＤ−ＦＦ２を経由し
てＮＯＲ３及びＮＡＮＤ６５の入力に帰還される。ＮＯ
Ｒ３では二つの入力信号が共にＬの時のみＨを出力し、
ＮＡＮＤ６５では二つの入力信号が共にＨの時のみＬを
出力するので、÷３分周動作波形が得られる。以上説明
した各論理ゲートの真理値表を図７に示す。Ａ’，Ｂ’
，Ｅ’はそれぞれＡ，Ｂ，Ｅの反転信号である。また、
動作時の各部のタイミングチャートは図２において、Ａ
→Ｘ１，Ｂ→Ｅ，Ｅ→Ｙ１と読み替えれば図２に示した
チャートと同様になる。以上説明したスタティック型の
÷２／÷３可変分周回路を０．２μｍ級ゲート長ＣＭＯ
Ｓで構成した場合の最高動作周波数（÷３分周動作時）
の電源電圧依存性を図８に示す。また、参考として、図
５に示した従来のダイナミック型可変分周回路の性能も
併記した。電源電圧が低下してくると、本発明の可変分
周回路の方が優れた高速性を示す。

【００１５】（第２の実施例）図９に本発明の第２の実
施例を示す。従来技術の説明で述べたように可変分周回
路の高速化にはＤ−ＦＦ及び論理ゲートの動作の高速化
が不可欠になる。本実施例は第１の実施例と異なり、論
理ゲートと初段のＤ−ＦＦを複合化し、更に分周モード
切り替え用の縦積み論理ゲートをＴＧゲートで構成する
ことにより高速化を図っている。本実施例においては図
６に示した第１の実施例のＤ−ＦＦ１のマスター側ＦＦ
を取り除き、新たなＮＡＮＤ６５，ＮＯＲ３及びＴＧ９
３，９４，９５，９６，９７，９８，９９，１００を組
み込み、論理演算機能を有したフリップフロップ要素１
１２を構成している。これにより、信号のクリティカル
パスからインバータ１段相当を除くことが出来る。更に
、分周モード切り替え用の論理ゲートをＴＧで構成する
ことにより、従来の縦積み論理ゲート（図１及び図６参
照）に比べ高速化を図っている。即ち、ＴＧ１１０及び
ＮＭＯＳ１１１でＯＲ論理ゲート１１３を構成している
。また、ＴＧ１０８、インバータ１０７及びＰＭＯＳ１
０９で論理ゲート１１４を構成している。これらの論理
ゲートは従来の縦積み論理ゲートと異なり、高電位側電
源と低電位側電源との間に同極ゲートのＭＯＳトランジ
スタの縦積みが存在しないので、低電源電圧下でも高速
で論理しきい値余裕が大きい利点がある。以上説明した
論理ゲート（ＮＯＲ３，ＮＡＮＤ６５，ＯＲ１１３，ゲ
ート１１４）の真理値表を図１０に示す。

【００１６】図９に基づいて動作を説明する。Ｍ＝Ｈ（
ｈｉｇｈレベル）の時、論理ゲート１１４の出力はｈｉ
ｇｈ固定になり、Ｄ−ＦＦ２を通してＮＡＮＤ６５の入
力に帰還される。一方、ＯＲ１１３の出力はｌｏｗ固定
になり、Ｄ−ＦＦ２を通してＮＯＲ３の入力に帰還され
る。その結果、ＮＯＲ３及びＮＡＮＤ６５はインバータ
動作となり、図６に示したＤ−ＦＦ１と同じ機能になる
。本実施例ではインバータ１０５及び１０６の出力がク
ロス帰還されＴ型結合となっているので、÷２分周動作
をする。Ｍ＝Ｌ（ｌｏｗレベル）の時、論理ゲート１１
４はインバータ１０６の出力をそのままＤ−ＦＦ２の入
力Ｙ１に伝え、ＯＲ１１３はインバータ１０５の出力を
そのままＤ−ＦＦ２の入力Ｙ２に伝える。それらの信号
はＤ−ＦＦ２でクロックの１周期分だけ遅れてＮＡＮＤ
６５及びＮＯＲ３に帰還される。ＮＡＮＤ６５では二つ
の入力信号が共にＨの時のみＬを出力し、ＮＯＲ３では
二つの入力信号が共にＬの時のみＨを出力し、÷３分周
動作波形が得られる。以上説明した本実施例の÷３分周
動作と÷２分周動作の各部タイミングチャートを図１１
（ａ）（ｂ）にそれぞれ示す。

【００１７】（第３の実施例）図１２に本発明の第３の
実施例を示す。本実施例では図９に示した第２の実施例
を更に高速化した回路を示す。即ち、図９の回路及び図
１０の真理値表から明らかなように、Ｄ−ＦＦ１１２内
のＮＯＲ３の出力（Ｘ２）はＮＡＮＤ６５の出力（Ｘ１
）に対して相補関係にある。従って、動作速度が遅いＮ
ＯＲ論理ゲートを用いなくても、ＴＧ１０４が開いた時
、ＮＡＮＤ６５の出力（Ｘ１）の相補信号をＴＧ１０４
に伝える仕組みを構成すれば良い。本実施例はその一例
を示している。具体的には、図９の論理ゲート組み込み
Ｄ−ＦＦ１１２において、速度性能を律速しているＮＯ
Ｒゲート３を取り除いて、新たにインバータ１１５を挿
入している。インバータ１１５にはインバータ１０５の
出力を帰還させている。

【００１８】この新しい論理ゲート組み込み型Ｄ−ＦＦ
１１８の動作について説明する。Ｍ＝Ｈ（ｈｉｇｈレベ
ル）の時、ＮＡＮＤ６５の入力Ａには常にｈｉｇｈレベ
ルの信号が帰還されるので、入力Ｂに対してインバータ
動作をすることになる。この時、Ｄ−ＦＦ１１８は出力
が入力にクロス帰還されており、Ｔ型結合になっている
ので÷２分周動作を行う。一方、Ｍ＝ｌｏｗレベルの時
、ＮＡＮＤ６５の入力Ａ及びＢの組み合わせには図１０
の真理値表に示したように４種類存在する。一方、イン
バータ１１５の入力にはＮＡＮＤ６５の１クロック周期
前の信号の反転がＴＧ１１７を通して帰還されている。 従って、ＮＡＮＤ６５が次のクロック周期で異なるレベ
ルの信号を出力した場合には、ＮＡＮＤ６５とインバー
タ１１５で構成するフリップフロップ要素が信号保持動
作を始める瞬間インバータ１１５の出力Ｘ２とＮＡＮＤ
６５の出力Ｘ１は相補関係になっている。一方、ＮＡＮ
Ｄ６５が次のクロック周期で同じレベルの信号を出力す
ると、信号保持動作を始める瞬間にＮＡＮＤ６５の出力
Ｘ１とインバータ１１５の出力Ｘ２が同じレベルの信号
になる。この時、インバータ１１５の方がＮＡＮＤ６５
より動作速度が速いので、この時ＮＡＮＤ６５の出力が
優先されて信号保持される。以上説明したように、イン
バータ１１５の方がＮＡＮＤ６５より動作速度が速い限
り、ＮＡＮＤ６５とインバータ１１５で構成するフリッ
プフロップ要素は正しい信号保持動作を行う。その結果
、図９に示した可変分周回路と同様に÷３分周動作を行
う。

【００１９】（第４の実施例）図１３に本発明の第４の
実施例を示す。本実施例の回路は図９で示した第２の実
施例と異なり、従来の縦積み論理ゲートの代わりに相補
入力型のパストランジスタ論理（以下ＣＰＬと略す）ゲ
ートを採用している。従来の縦積みＮＯＲゲートはＮＡ
ＮＤゲートに較べ、動作速度が遅いので、図６に示した
可変分周回路では、ＮＯＲ３により動作速度が律速され
ていた。ＣＰＬゲートを用いると同じ程度の動作速度で
、ＮＯＲゲートとＮＡＮＤゲートを構成することができ
るので、更に高速性を改善可能である。また、ＣＰＬゲ
ートは相補型入力信号を必要とするので、本発明の回路
で採用している相補信号型Ｄ−ＦＦ（図６におけるＤ−
ＦＦ１及びＤ−ＦＦ２）との整合性が良い。

【００２０】本実施例の回路において、ＮＭＯＳ１２８
及びＮＭＯＳ１２９はＣＰＬ・ＡＮＤゲート１２５を構
成しており、ＮＭＯＳ１３０及びＮＭＯＳ１３１はＣＰ
Ｌ・ＯＲゲート１２６を構成している。前記ＣＰＬ論理
ゲートの真理値表も図１３中に併記した。ＣＰＬ・ＡＮ
Ｄゲート１２５とインバータ１２３でＮＡＮＤゲート機
能を構成しており、ＣＰＬ・ＯＲゲート１２６とインバ
ータ１２４でＮＯＲゲート機能を構成している。従って
、機能的には論理ゲート組み込みＤ−ＦＦ１２７は図９
に示した初段Ｄ−ＦＦ１１２と同じである。ＣＰＬは柔
軟性の高い回路形式であるため、具体的にＡＮＤやＯＲ
等の論理ゲートを構成する方法は複数ある。図１３に示
したのは低しきい値のＮＭＯＳのＴＧで構成した場合の
一実施例を示したに過ぎない。図１４に示したようにＣ
ＭＯＳのＴＧで構成する事も可能である。本回路の÷３
分周動作と÷２分周動作の各部タイミングチャートを図
１５（ａ）（ｂ）にそれぞれ示す。分周動作は図９の実
施例の説明と同様であるので省略する。以上説明したス
タティック型の÷２／÷３可変分周回路を　０．２μｍ
級ゲート長ＣＭＯＳで構成した場合の最高動作周波数（
÷３分周動作時）の電源電圧依存性を図１６に示す。ま
た、参考として、図５に示した従来のダイナミック型可
変分周回路の性能も併記した。特に、低電源電圧下で本
発明の可変分周回路の方が優れた高速性を示す。

【００２１】（第５の実施例）図１７に本発明の第５の
実施例を示す。本実施例では図１３に示した第４の実施
例を更に高速化した回路を示す。即ち、図１３の回路図
及び真理値表から明らかなように、Ｄ−ＦＦ１２７内の
ＣＰＬ・ＯＲ１２６の出力（Ｘ２）はＣＰＬ・ＡＮＤ１
２５の出力（Ｘ１）に対して相補関係にある。従って、
図１３において、ＣＰＬ・ＯＲ１２６を用いなくても、
ＴＧ１２２が開いた時に、ＣＰＬ・ＡＮＤ１２５の出力
（Ｘ１）の相補信号をＴＧ１２２に伝える仕組みを構成
すれば良い。本実施例はその一例を示している。具体的
には、図１３の論理ゲート組み込みＤ−ＦＦ１２７にお
いて、ＣＰＬ・ＮＯＲゲート１２６を取り除いて、イン
バータ１４０を挿入し、新たに論理ゲート組み込み型Ｄ
−ＦＦ１４３を構成している。インバータ１４０にはイ
ンバータ１０５の出力を帰還させている。本回路の動作
は第４の実施例と同様であるので、詳細な説明は省略す
るが、論理ゲート組み込み型Ｄ−ＦＦ１４３のマスター
側ＦＦでの信号保持動作が正常に機能する為には、イン
バータ１４０の動作速度がインバータ１２３の動作速度
より速くなるようにこれらのインバータのゲート幅を最
適化する必要がある。

【００２２】以上が本発明の実施例の説明であるが、以
上の説明は図１に示した÷２／÷３可変分周回路を例に
して、可変分周回路の高速性を決める基本回路部分の構
成例を示したに過ぎない。従って、以上の実施例に説明
した基本回路に信号のセット・リセット機能や信号クリ
ア機能を付加した回路構成は実用上有用になる。また、
本発明の実施例で述べた回路構成で、Ｄ−ＦＦの縦続段
数を増加することにより、図３で示した÷４／÷５可変
分周回路や更に分周数を増加した分周回路を構成するこ
とが可能である。

【００２３】

【発明の効果】以上説明したように、本発明の相補信号
を入力するスタティック型ＣＭＯＳ可変分周回路を用い
ることにより、動作周波数によらず安定な動作を確保し
、電池駆動等の低電源電圧下では従来のダイナミック型
可変分周回路よりも高速に動作する。これにより、次期
の超小型移動体通信機器の周波数シンセサイザー等に使
用されるプリスケーラ回路等をＣＭＯＳ化することが可
能になるので、これらの機器に使用されるＩＣの完全Ｃ
ＭＯＳ化が実現され、システム低消費電力化と低コスト
化を図ることが出来る。

【図面の簡単な説明】

【図１】÷２／÷３可変分周回路のブロック図である。

【図２】÷２／÷３可変分周回路の各部のタイミングチ
ャートである。

【図３】÷４／÷５可変分周回路のブロック図である。

【図４】÷４／÷５可変分周回路の各部のタイミングチ
ャートである。

【図５】従来のダイナミック型÷２／÷３可変分周回路
である。

【図６】本発明の第１の実施例を示す回路図である。

【図７】本発明の第１の実施例で用いている各論理ゲー
トの真理値表である。

【図８】図５で示した従来のダイナミック型÷２／÷３
可変分周回路と第１の実施例で示した÷２／÷３可変分
周回路の最高動作周波数の電源電圧依存性を比較した図
である。

【図９】本発明の第２の実施例を示す回路図である。

【図１０】本発明の第２の実施例で用いている各論理ゲ
ートの真理値表である。

【図１１】本発明第２の実施例の÷２／÷３可変分周回
路の各部のタイミングチャートである。

【図１２】本発明の第３の実施例を示す回路図である。

【図１３】本発明の第４の実施例を示す回路図である。

【図１４】図１３の本発明の第４の実施例で用いられる
ＣＰＬゲートの実施例の回路図である。

【図１５】本発明第４の実施例の÷２／÷３可変分周回
路の各部のタイミングチャートである。

【図１６】図５で示した従来のダイナミック型÷２／÷
３可変分周回路と第４の実施例で示した÷２／÷３可変
分周回路の最高動作周波数の電源電圧依存性を比較した
図である。

【図１７】本発明の第５の実施例を示す回路図である。

【符号の説明】

１，２　　Ｄタイプフリップフロップ（Ｄ−ＦＦ）３，
４　　ＮＯＲゲート ６，７，１０，１１，５６，６２，１０９　　ＰＭＯＳ
８，９，１２，１３，５５，６３，１１１，１２８，１
２９，１３０，１３１ＮＭＯＳ ５１，５２，５８，５９，７２，７３，７４，７５，７
６，７７，７８，７９，８４，８５，８６，８７，８８
，８９，９０，９１，９３，９４，９５，９６，９７，
９８，９９，１００，１０４，１０８，１１０，１１７
，１２２　　ＣＭＯＳ構成のＴＧ（トランスファー・ゲ
ート） ５３，５４，５７，６０，６１，６４，６７，６８，６
９，７０，７１，８０，８１，８２，８３，９２，１０
５，１０６，１０７，１１５，１２３，１２４，１４０
　　インバータ ６５，６６　　ＮＡＮＤゲート １１２，１１８，１２７，１４３　　フリップフロップ
要素（Ｄ−ＦＦ） １１３　　ＯＲ論理ゲート １１４　　論理ゲート １２５　　ＣＰＬ・ＡＮＤゲート １２６　　ＣＰＬ・ＯＲゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　複数のフリップフロップと論理ゲート
   により構成され、タイミングパルスにより制御されるＣ
   ＭＯＳ可変分周回路において、前記フリップフロップが
   第１のインバータの出力端を第１のトランスファーゲー
   トを介して第２のインバータの入力端に接続し、第２の
   インバータの出力端を第２のトランスファーゲートを介
   して前記第１のインバータの入力端に接続してなるマス
   ター・フリップフロップ要素と、第３のインバータの出
   力端を第３のトランスファーゲートを介して第４のイン
   バータの入力端に接続し、第４のインバータの出力端を
   第４のトランスファーゲートを介して前記第３のインバ
   ータの入力端に接続してなるスレーブ・フリップフロッ
   プ要素を具備し、前記マスター・フリップフロップ要素
   の前記第１及び第２のインバータの出力端は第５及び第
   ６のトランスファーゲートを介して前記スレーブ・フリ
   ップフロップ要素の第３及び第４のインバータの入力端
   に各々接続され、前記スレーブ・フリップフロップ要素
   の前記第３及び第４のインバータの出力信号は第７及び
   第８のトランスファーゲートを介して前記マスター・フ
   リップフロップ要素の前記第２及び第１のインバータの
   入力側に各々帰還され、タイミングパルスが前記第１，
   第２，第５，第６のトランスファーゲートのゲートに、
   前記タイミングパルスと逆相のタイミングパルスが前記
   第３，第４，第７，第８のトランスファーゲートのゲー
   トに供給されるように構成されたことを特徴とするＣＭ
   ＯＳスタティック型可変分周回路。
2. 【請求項２】　　前記複数のフリップフロップのうちの
   初段のフリップフロップにおける前記マスター・フリッ
   プフロップ要素にトランスファーゲートにより構成され
   る相補入力型のパストランジスター・ゲートを組み込み
   、該マスター・フリップフロップに入力相補信号に対し
   て論理演算する機能とラッチする機能を具備させること
   を特徴とする請求項１記載のＣＭＯＳ可変分周回路。