JPH0427508B2 - - Google Patents
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- Publication number
- JPH0427508B2 JPH0427508B2 JP57098742A JP9874282A JPH0427508B2 JP H0427508 B2 JPH0427508 B2 JP H0427508B2 JP 57098742 A JP57098742 A JP 57098742A JP 9874282 A JP9874282 A JP 9874282A JP H0427508 B2 JPH0427508 B2 JP H0427508B2
- Authority
- JP
- Japan
- Prior art keywords
- mark
- address
- memory
- terminal
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は基準パルスに対して遅延されたタイ
ミングパルスを発生し、かつそのタイミングパル
スの発生位相を変更できるようにしたタイミング
パルス発生装置に関する。
ミングパルスを発生し、かつそのタイミングパル
スの発生位相を変更できるようにしたタイミング
パルス発生装置に関する。
このようなタイミングパルス発生装置として第
１図に示すようなものは比較的簡単な構成という
点で提案されている。即ち、第１図にこの例にお
いては、ｎチヤネルの多相タイミングパルスを発
生するようにした場合であり、各チヤネルに対応
してマークメモリM1〜Mnが設けられる。これら
マークメモリM1〜Mnにはそのチヤネルにおいて
発生すべきタイミングに応じたアドレス位置にの
みマーク“１”が記憶され、その他のアドレスは
ゼロとされる。例えば第１チヤネルに対するマー
クメモリM1は基準パルスに対して３クロツク遅
れた位相で、タイミングパルスを発生させる場合
であつて、マークメモリM1のアドレス３に対し
てのみマーク“１”が記憶されている。
１図に示すようなものは比較的簡単な構成という
点で提案されている。即ち、第１図にこの例にお
いては、ｎチヤネルの多相タイミングパルスを発
生するようにした場合であり、各チヤネルに対応
してマークメモリM1〜Mnが設けられる。これら
マークメモリM1〜Mnにはそのチヤネルにおいて
発生すべきタイミングに応じたアドレス位置にの
みマーク“１”が記憶され、その他のアドレスは
ゼロとされる。例えば第１チヤネルに対するマー
クメモリM1は基準パルスに対して３クロツク遅
れた位相で、タイミングパルスを発生させる場合
であつて、マークメモリM1のアドレス３に対し
てのみマーク“１”が記憶されている。
マークメモリM1〜Mnはそれぞれカウンタ１１
の計数内容によつてアドレス指定されてアクセス
されるが、カウンタ１１は端子１２よりの基準パ
ルスによつて例えばゼロにプリセツトされ、端子
１３よりのクロツクパルスを計数する。従つて第
２図Ａに示すように基準パルスTpが端子１２よ
りカウンタ１１に与えられると、カウンタ１１は
ゼロにプリセツトされ、これより端子１３の第２
図Ｂに示すクロツクパルスを計数しはじめ、各マ
ークメモリM1〜Mnはそのカウンタ１１の計数内
容が０、１、２、３……なるごとに各その計数内
容に対応した番地、（アドレス）の記憶内容がそ
れぞれ読み出される。第１チヤネルのマークメモ
リM1においては３番地においてマーク“１”が
記憶されており、従つてカウンタ１１の計数値が
３になると第２図Ｃに示すようにマークメモリ
M1のマークが読み出され、出力端子t1〜to中の第
１チヤネルの出力端子t1に出力がタイミングパル
スとして生じる。即ち、端子１３のクロツクパル
スの周期Ｔの３倍分だけ、基準タイミングパルス
Tpよりおくれてタイミングパルスが端子t1に得
られる。その他のマークメモリM2〜Mnについて
もその基準タイミングパルスTpに対して発生す
べきタイミングパルスの位相に対応したアドレス
位置にのみマーク“１”が記憶されており、同様
にしてそれぞれの位相のタイミングパルスを端子
t2〜toに得ることができる。
の計数内容によつてアドレス指定されてアクセス
されるが、カウンタ１１は端子１２よりの基準パ
ルスによつて例えばゼロにプリセツトされ、端子
１３よりのクロツクパルスを計数する。従つて第
２図Ａに示すように基準パルスTpが端子１２よ
りカウンタ１１に与えられると、カウンタ１１は
ゼロにプリセツトされ、これより端子１３の第２
図Ｂに示すクロツクパルスを計数しはじめ、各マ
ークメモリM1〜Mnはそのカウンタ１１の計数内
容が０、１、２、３……なるごとに各その計数内
容に対応した番地、（アドレス）の記憶内容がそ
れぞれ読み出される。第１チヤネルのマークメモ
リM1においては３番地においてマーク“１”が
記憶されており、従つてカウンタ１１の計数値が
３になると第２図Ｃに示すようにマークメモリ
M1のマークが読み出され、出力端子t1〜to中の第
１チヤネルの出力端子t1に出力がタイミングパル
スとして生じる。即ち、端子１３のクロツクパル
スの周期Ｔの３倍分だけ、基準タイミングパルス
Tpよりおくれてタイミングパルスが端子t1に得
られる。その他のマークメモリM2〜Mnについて
もその基準タイミングパルスTpに対して発生す
べきタイミングパルスの位相に対応したアドレス
位置にのみマーク“１”が記憶されており、同様
にしてそれぞれの位相のタイミングパルスを端子
t2〜toに得ることができる。
このようにこのタイミングパルス発生装置によ
れば、その構成素子数が少なく簡単に構成するこ
とができる。しかもマークの記憶位置を変更する
ことによつて発生タイミングを容易に変えること
が可能である。このマークメモリM1〜Mnに対す
る書込みは例えば第３図に示すようにして行われ
る。即ち第３図において端子１４からマークを書
きこもうとするチヤネル、つまりマークメモリ
M1〜Mnのいずれかを示すチヤネル選択データが
デコーダ１５において、デコーダ１５において、
チヤネル選択データがデコーダされてマークメモ
リM1〜Mnのいずれか一つが選択され、そのマー
クメモリの書き込み可能端子WEが駆動されてそ
の選択されたマークメモリに対する書き込みが可
能となる。
れば、その構成素子数が少なく簡単に構成するこ
とができる。しかもマークの記憶位置を変更する
ことによつて発生タイミングを容易に変えること
が可能である。このマークメモリM1〜Mnに対す
る書込みは例えば第３図に示すようにして行われ
る。即ち第３図において端子１４からマークを書
きこもうとするチヤネル、つまりマークメモリ
M1〜Mnのいずれかを示すチヤネル選択データが
デコーダ１５において、デコーダ１５において、
チヤネル選択データがデコーダされてマークメモ
リM1〜Mnのいずれか一つが選択され、そのマー
クメモリの書き込み可能端子WEが駆動されてそ
の選択されたマークメモリに対する書き込みが可
能となる。
また端子１６よりそのマークメモリの書き込む
べきアドレスデータがカウンタ１１に与えられ、
端子１２を通じてプリセツト指令によつてそのア
ドレスデータはカウンタ１１にプリセツトされ
る。選択されたマークメモリのカウンタ１１にプ
リセツトされたアドレスにより指定されたアドレ
スに、端子１７よりの“１”又は“０”が書き込
まれることになる。１つのマークメモリには一つ
の番地についてのみマーク“１”が書き込まれ、
その他は、“０”とされる。発生タイミングパル
スの位相を変更するには、マークメモリのその位
相と対応した番地にマーク“１”を単に書き込む
だけでは、それまでに書き込まれているマーク
“１”が残つているためこのマークメモリの全番
地に対する読み出しで二つのマークが読み出され
てしまう。従つて従来においては、その新たな位
相と対応した番地にマーク“１”を書き込むと共
にその他のすべての番地に対し“０”を書き込ん
でいる。これら書き込みは１番地ごとにいちいち
番地指定をして行う必要があるため、その一つの
マークメモリの番地が例えば29あれば、29回の書
きこみ操作を行う必要があり、その書き込み操作
に長い時間を必要とする。
べきアドレスデータがカウンタ１１に与えられ、
端子１２を通じてプリセツト指令によつてそのア
ドレスデータはカウンタ１１にプリセツトされ
る。選択されたマークメモリのカウンタ１１にプ
リセツトされたアドレスにより指定されたアドレ
スに、端子１７よりの“１”又は“０”が書き込
まれることになる。１つのマークメモリには一つ
の番地についてのみマーク“１”が書き込まれ、
その他は、“０”とされる。発生タイミングパル
スの位相を変更するには、マークメモリのその位
相と対応した番地にマーク“１”を単に書き込む
だけでは、それまでに書き込まれているマーク
“１”が残つているためこのマークメモリの全番
地に対する読み出しで二つのマークが読み出され
てしまう。従つて従来においては、その新たな位
相と対応した番地にマーク“１”を書き込むと共
にその他のすべての番地に対し“０”を書き込ん
でいる。これら書き込みは１番地ごとにいちいち
番地指定をして行う必要があるため、その一つの
マークメモリの番地が例えば29あれば、29回の書
きこみ操作を行う必要があり、その書き込み操作
に長い時間を必要とする。
この発明の目的は、マークメモリの内容変更を
短時間で行うことができ、発生タイミングパルス
の位相を容易に変更することができるタイミング
パルス発生装置を提供することにある。
短時間で行うことができ、発生タイミングパルス
の位相を容易に変更することができるタイミング
パルス発生装置を提供することにある。
この発明によれば、マークメモリのマーク記憶
位置を示すマークアドレスデータを、マークアド
レスメモリに記憶しておき、発生タイミングを変
更する際にマークアドレスメモリを読み出して、
それまで記憶されているマークをまず消去して０
とし、その後新たな発生タイミングに対応したア
ドレスによりマークメモリをアクセスしてマーク
“１”を書き込むと共に、その書き込んだアドレ
スを示すマークアドレスデータをマークアドレス
メモリに保持しておく。このようにすれば発生タ
イミングパルスにの位相変更はマークメモリに対
し２回の書き込み操作を行なえばよく、非常に短
時間で発生タイミングの位相を変更することが可
能となる。
位置を示すマークアドレスデータを、マークアド
レスメモリに記憶しておき、発生タイミングを変
更する際にマークアドレスメモリを読み出して、
それまで記憶されているマークをまず消去して０
とし、その後新たな発生タイミングに対応したア
ドレスによりマークメモリをアクセスしてマーク
“１”を書き込むと共に、その書き込んだアドレ
スを示すマークアドレスデータをマークアドレス
メモリに保持しておく。このようにすれば発生タ
イミングパルスにの位相変更はマークメモリに対
し２回の書き込み操作を行なえばよく、非常に短
時間で発生タイミングの位相を変更することが可
能となる。
例えば第４図に第３図と対応する部分に同一符
号をつけて示すが、この発明においてはマークア
ドレスメモリ１８が設けられる。マークアドレス
メモリ１８はマークメモリM1〜Mnの各マークを
記憶したアドレスをそれぞれ記憶するものであつ
て、端子１４よりのチヤネル選択データによつて
アドレス指定してマークアドレスデータを読み出
すことができるようにされている。このマークア
ドレスメモリ１８から読み出されたアドレスはカ
ウンタ１１にプリセツトすることができるように
される。このマークアドレスメモリ１８に対して
はアドレスレジスタ１９のマークアドレスデータ
を、端子１４のチヤネル選択データに指定されて
書き込むことができるようにされる。
号をつけて示すが、この発明においてはマークア
ドレスメモリ１８が設けられる。マークアドレス
メモリ１８はマークメモリM1〜Mnの各マークを
記憶したアドレスをそれぞれ記憶するものであつ
て、端子１４よりのチヤネル選択データによつて
アドレス指定してマークアドレスデータを読み出
すことができるようにされている。このマークア
ドレスメモリ１８から読み出されたアドレスはカ
ウンタ１１にプリセツトすることができるように
される。このマークアドレスメモリ１８に対して
はアドレスレジスタ１９のマークアドレスデータ
を、端子１４のチヤネル選択データに指定されて
書き込むことができるようにされる。
この構成において書きこみを行うには制御部２
１の制御により発生タイミングパルスの位相を変
更すべきチヤネルを指定するチヤネル選択データ
を端子１４に与えると共に、端子１６に新たにマ
ークを書き込むべきアドレスを示すマークアドレ
スデータを与え、これをアドレスレジスタ１９に
セツトする。その後端子１４のチヤネル選択デー
タによつてマークアドレスメモリ１８を読み出
し、その読み出したマークアドレスデータをカウ
ンタ１１にプリセツトする。従つてデコーダ１５
によつて書き替えるべきチヤネルのマークメモリ
が選択され、かつカウンタ１１にプリセツトされ
たアドレスによつて書きかえるべきマークメモリ
のそれまでマーク“１”に記憶されていたアドレ
スがアクセスされ、この状態で端子１７に“０”
を与えてそのマークメモリのアドレスに“０”を
書き込んでマーク“１”を消す。
１の制御により発生タイミングパルスの位相を変
更すべきチヤネルを指定するチヤネル選択データ
を端子１４に与えると共に、端子１６に新たにマ
ークを書き込むべきアドレスを示すマークアドレ
スデータを与え、これをアドレスレジスタ１９に
セツトする。その後端子１４のチヤネル選択デー
タによつてマークアドレスメモリ１８を読み出
し、その読み出したマークアドレスデータをカウ
ンタ１１にプリセツトする。従つてデコーダ１５
によつて書き替えるべきチヤネルのマークメモリ
が選択され、かつカウンタ１１にプリセツトされ
たアドレスによつて書きかえるべきマークメモリ
のそれまでマーク“１”に記憶されていたアドレ
スがアクセスされ、この状態で端子１７に“０”
を与えてそのマークメモリのアドレスに“０”を
書き込んでマーク“１”を消す。
次にマークアドレスメモリ１８に対し、アドレ
スレジスタ１９内の新たなマークアドレスデータ
をマークアドレスメモリ１８に、端子１４のチヤ
ネル選択データにより指定して書き込む。その後
マークアドレスメモリ１８を端子１４のチヤネル
選択データにより指定して読み出し、つまり新た
なマークアドレスデータを読み出してカウンタ１
１にプリセツトする。従つて端子１４のチヤネル
選択データによつて選ばれたマークメモリのカウ
ンタ１１にプリセツトされた新たなアドレスデー
タによつて指定され、このとき端子１７に“１”
を与えてそのアドレスにマーク“１”を書き込
む。
スレジスタ１９内の新たなマークアドレスデータ
をマークアドレスメモリ１８に、端子１４のチヤ
ネル選択データにより指定して書き込む。その後
マークアドレスメモリ１８を端子１４のチヤネル
選択データにより指定して読み出し、つまり新た
なマークアドレスデータを読み出してカウンタ１
１にプリセツトする。従つて端子１４のチヤネル
選択データによつて選ばれたマークメモリのカウ
ンタ１１にプリセツトされた新たなアドレスデー
タによつて指定され、このとき端子１７に“１”
を与えてそのアドレスにマーク“１”を書き込
む。
このようにしてこの選択したチヤネルのマーク
メモリのそれまでのマークを消すと共に新たなア
ドレスにマークの書き込みを行うことの２回の書
き込み操作によつて、タイミングパルスの発生位
相を変更することができる。従つて第３図に示し
た場合に比べてタイミングパルスの発生位相を変
更するための時間を著しく減少することが可能で
ある。
メモリのそれまでのマークを消すと共に新たなア
ドレスにマークの書き込みを行うことの２回の書
き込み操作によつて、タイミングパルスの発生位
相を変更することができる。従つて第３図に示し
た場合に比べてタイミングパルスの発生位相を変
更するための時間を著しく減少することが可能で
ある。
第１図はタイミングパルス発生装置の一例を示
すブロツク図、第２図はその動作の説明に使用す
るためのタイムチヤート、第３図はマークメモリ
に対する書き込み部を設けたタイミング発生装置
を示すブロツク図、第４図はこの発明によるタイ
ミング発生装置の一例を示すブロツク図である。 M1〜Mn：マークメモリ、t1〜to：出力端子、
１１：カウンタ、１２：プリセツト端子、１３：
クロツク端子、１４：チヤネル選択データ入力端
子、１５：デコーダ、１６：アドレス入力端子、
１８：マークアドレスメモリ、１９：アドレスレ
ジスタ、２１：制御部。
すブロツク図、第２図はその動作の説明に使用す
るためのタイムチヤート、第３図はマークメモリ
に対する書き込み部を設けたタイミング発生装置
を示すブロツク図、第４図はこの発明によるタイ
ミング発生装置の一例を示すブロツク図である。 M1〜Mn：マークメモリ、t1〜to：出力端子、
１１：カウンタ、１２：プリセツト端子、１３：
クロツク端子、１４：チヤネル選択データ入力端
子、１５：デコーダ、１６：アドレス入力端子、
１８：マークアドレスメモリ、１９：アドレスレ
ジスタ、２１：制御部。
Claims (1)
- １ 基準パルスによりプリセツトされ、クロツク
パルスを計数するカウンタと、そのカウンタの計
数内容によつてアクセスされ、発生すべきタイミ
ング位置と対応したアドレスにマークが記憶され
ているマークメモリと、そのマークメモリ中のマ
ークが記憶されているアドレスを記憶しているマ
ークアドレスメモリと、新たな発生タイミングに
変更する際に、上記マークアドレスメモリを読み
出して上記カウンタにプリセツトし、そのカウン
タによつてアドレスを指定してスペースを書き込
み、その後新たなタイミング位置に対応するアド
レスに対してマークを書き込むと共にそのアドレ
スを上記マークアドレスメモリに書き込む制御部
とを具備するタイミングパルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098742A JPS58214925A (ja) | 1982-06-09 | 1982-06-09 | タイミングパルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098742A JPS58214925A (ja) | 1982-06-09 | 1982-06-09 | タイミングパルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58214925A JPS58214925A (ja) | 1983-12-14 |
| JPH0427508B2 true JPH0427508B2 (ja) | 1992-05-12 |
Family
ID=14227929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57098742A Granted JPS58214925A (ja) | 1982-06-09 | 1982-06-09 | タイミングパルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58214925A (ja) |
-
1982
- 1982-06-09 JP JP57098742A patent/JPS58214925A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58214925A (ja) | 1983-12-14 |
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