JPS58214925A - タイミングパルス発生装置 - Google Patents
タイミングパルス発生装置Info
- Publication number
- JPS58214925A JPS58214925A JP57098742A JP9874282A JPS58214925A JP S58214925 A JPS58214925 A JP S58214925A JP 57098742 A JP57098742 A JP 57098742A JP 9874282 A JP9874282 A JP 9874282A JP S58214925 A JPS58214925 A JP S58214925A
- Authority
- JP
- Japan
- Prior art keywords
- mark
- address
- memory
- counter
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は基準パルスに対して遅延されたタイミンクパ
ルスを発生し、かつそのタイミングパルスの発生位相を
変更できるようにしたタイミングパルス発生装置に関す
る。
ルスを発生し、かつそのタイミングパルスの発生位相を
変更できるようにしたタイミングパルス発生装置に関す
る。
このようなタイミングパルス発生装置として第１図に示
すようなものは比較的簡単な構成という点で提案されて
いる。即ち、第１図にとの例においては、ｎチャネルの
多相タイミングパルスを発生するようにした場合であシ
、各チャネルに対応してマークメモリＭ１〜Ｍｎが設け
られる。これらマークメモリＭ ｓ −Ｍ ｎにはその
チャネルにおいて発生すべきタイミングに応じたアドレ
ス位置にのみマーク１１１１１１が記憶され、その他の
アドレス目ゼロとされる。例えば第１チヤネルに対する
マークメモリＭ１は基準パルスに対して３クロツク遅れ
た位相で、タイミングパルスを発生させる場合であって
、マークメモリＭｓのアドレス３に対してのみマーク１
１”が記憶されている。
すようなものは比較的簡単な構成という点で提案されて
いる。即ち、第１図にとの例においては、ｎチャネルの
多相タイミングパルスを発生するようにした場合であシ
、各チャネルに対応してマークメモリＭ１〜Ｍｎが設け
られる。これらマークメモリＭ ｓ −Ｍ ｎにはその
チャネルにおいて発生すべきタイミングに応じたアドレ
ス位置にのみマーク１１１１１１が記憶され、その他の
アドレス目ゼロとされる。例えば第１チヤネルに対する
マークメモリＭ１は基準パルスに対して３クロツク遅れ
た位相で、タイミングパルスを発生させる場合であって
、マークメモリＭｓのアドレス３に対してのみマーク１
１”が記憶されている。
マークメモリＭ１〜Ｍｎはそれぞれカウンタ１１の引数
内容によってアドレス指定されてアクセスされるが、カ
ウンタ１１は端子１２よりの基準パルスによって例えば
ゼロにプリセットされ、端子１３よシのクロックパルス
を引数する。従って第２図Ａに示すように基準パルスＴ
ｐが端子１２よりカウンタ１１に与えられると、カウン
タｆｌｉｔゼロにプリセットされ、これよシ端子１３の
第２図Ｂに示すクロックパルスを計数しはじめ、各マー
クメモリＭ！−〜１ｎはそのカウンタ１１の計数内容が
０．１，２．３・・・・なるごとに各その計数内容に対
応した番地、（アドレス）の記憶内容がそれぞれ読み出
される。第１チヤネルのマークメモリＭ＋においては３
番地においてマーク＠１”が記憶されておシ、従ってカ
ウンタ１１の計数値が３になると第２図Ｃに示すように
マークメモリＭｌのマークが読み出され、出力端子ｔ１
〜ｔｎ中の第１チヤネルの出力端子ｔｌに出力がタイミ
ングパルスとして生じる。即ち、端子１３のクロックパ
ルスの周期Ｔの３倍分だけ、基準タイミングパルスＴｐ
よシおくれてタイミングパルスが端子ｔ１に得られる。
内容によってアドレス指定されてアクセスされるが、カ
ウンタ１１は端子１２よりの基準パルスによって例えば
ゼロにプリセットされ、端子１３よシのクロックパルス
を引数する。従って第２図Ａに示すように基準パルスＴ
ｐが端子１２よりカウンタ１１に与えられると、カウン
タｆｌｉｔゼロにプリセットされ、これよシ端子１３の
第２図Ｂに示すクロックパルスを計数しはじめ、各マー
クメモリＭ！−〜１ｎはそのカウンタ１１の計数内容が
０．１，２．３・・・・なるごとに各その計数内容に対
応した番地、（アドレス）の記憶内容がそれぞれ読み出
される。第１チヤネルのマークメモリＭ＋においては３
番地においてマーク＠１”が記憶されておシ、従ってカ
ウンタ１１の計数値が３になると第２図Ｃに示すように
マークメモリＭｌのマークが読み出され、出力端子ｔ１
〜ｔｎ中の第１チヤネルの出力端子ｔｌに出力がタイミ
ングパルスとして生じる。即ち、端子１３のクロックパ
ルスの周期Ｔの３倍分だけ、基準タイミングパルスＴｐ
よシおくれてタイミングパルスが端子ｔ１に得られる。
その他のマークメモリＭ！〜Ｍｎについてもその基準タ
イミングパルスＴｐに対して発生すべきタイミングパル
スの位相に対応したアドレス位置にのみマーク１１＃が
記憶されておυ、同様にしてそれぞれの位相のタイミン
グパルスを端子ｔ２〜ｔｎＫ得ることができる。
イミングパルスＴｐに対して発生すべきタイミングパル
スの位相に対応したアドレス位置にのみマーク１１＃が
記憶されておυ、同様にしてそれぞれの位相のタイミン
グパルスを端子ｔ２〜ｔｎＫ得ることができる。
このようにこのタイミングパルス発生装置によれば、そ
の構成素子数が少なく簡単に構成することができる。し
かもマークの記憶位置を変更することによって発生タイ
ミングを容易に変えることが可能である。このマークメ
モリＭ ｌ−Ｍ ｎに対する書込みは例えば第３図に示
すようにして行われる。即ち第３図において端子１４か
らマークを省きこもうとするチャネル、つまりマークメ
モリＭ１〜Ｍｎのいずれかを示すチャネル選択データが
デコーダ１５に入力され、デコーダ１５において、チャ
ネル選択データがデコーダされてマークメモリＭ１〜Ｍ
、 ｎのいずれか一つが選択され、そのマークメモリの
書き込み可能端子ＷＥが駆動されてその選択されたマー
クメモリに対する書き込みが可能となる。
の構成素子数が少なく簡単に構成することができる。し
かもマークの記憶位置を変更することによって発生タイ
ミングを容易に変えることが可能である。このマークメ
モリＭ ｌ−Ｍ ｎに対する書込みは例えば第３図に示
すようにして行われる。即ち第３図において端子１４か
らマークを省きこもうとするチャネル、つまりマークメ
モリＭ１〜Ｍｎのいずれかを示すチャネル選択データが
デコーダ１５に入力され、デコーダ１５において、チャ
ネル選択データがデコーダされてマークメモリＭ１〜Ｍ
、 ｎのいずれか一つが選択され、そのマークメモリの
書き込み可能端子ＷＥが駆動されてその選択されたマー
クメモリに対する書き込みが可能となる。
また端子１６よυそのマークメモリの書き込むべきアド
レスデータがカウンタ１１に与えられ、端子１２を通じ
てプリセット指令によってそのアドレスデータはカウン
タ１１にプリセットされる。
レスデータがカウンタ１１に与えられ、端子１２を通じ
てプリセット指令によってそのアドレスデータはカウン
タ１１にプリセットされる。
選択されたマークメモリのカウンタ１１にプリセットさ
れたアドレスによシ指定されたアドレスに、端子１７よ
シの＠１”又は″０＃が書き込まれることになる。１つ
のマークメモリには一つの番地についてのみマーク”１
”が書き込まれ、その他は、１０＃とされる。従って発
生タイミングパルスの位相を変更するには対応した番地
にマーク”１＃を書き込むと共にそのマークメモリの他
のすべての番地に′０＃を書込むことを、各番地をいち
いち指定して行う必要があシ、その一つのマークメモリ
の番地が例えば２９あれば、２厘書きこみ操作を行う必
要があシ、その書き込み操作に長い時間を必要とする。
れたアドレスによシ指定されたアドレスに、端子１７よ
シの＠１”又は″０＃が書き込まれることになる。１つ
のマークメモリには一つの番地についてのみマーク”１
”が書き込まれ、その他は、１０＃とされる。従って発
生タイミングパルスの位相を変更するには対応した番地
にマーク”１＃を書き込むと共にそのマークメモリの他
のすべての番地に′０＃を書込むことを、各番地をいち
いち指定して行う必要があシ、その一つのマークメモリ
の番地が例えば２９あれば、２厘書きこみ操作を行う必
要があシ、その書き込み操作に長い時間を必要とする。
この発明の目的は、マークメモリの内容変更を短時間で
行うととができ、発生タイミングパルスの位相を容易に
変更することができるタイミングパルス発生装置を提供
するととにある。
行うととができ、発生タイミングパルスの位相を容易に
変更することができるタイミングパルス発生装置を提供
するととにある。
この発明によれば、マークメモリのマーク記憶位置を示
すマークアドレスデータを、マークアドレスメモリに記
憶しておき、発生タイミングを変更する際にマークアド
レスメモリを読み出して、それまで記憶されているマー
クをまず消去して０とし、その抜性たな発生タイミング
に対応したアドレスによシマークメモリをアクセスして
マーク”１＃を書き込むと共に、その書き込んだアドレ
スを示すマークアドレスデータをマークアドレスメモリ
に保持しておく。このようにすれば発生タイミングパル
スの位相変更はマークメモリに対し２回の書込み操作を
行なえばよく、非常に短時間で発生タイミングの位相を
変更することが可能となる。
すマークアドレスデータを、マークアドレスメモリに記
憶しておき、発生タイミングを変更する際にマークアド
レスメモリを読み出して、それまで記憶されているマー
クをまず消去して０とし、その抜性たな発生タイミング
に対応したアドレスによシマークメモリをアクセスして
マーク”１＃を書き込むと共に、その書き込んだアドレ
スを示すマークアドレスデータをマークアドレスメモリ
に保持しておく。このようにすれば発生タイミングパル
スの位相変更はマークメモリに対し２回の書込み操作を
行なえばよく、非常に短時間で発生タイミングの位相を
変更することが可能となる。
例えば第４図に第３図と対応する部分に同一符号をつけ
て示すが、この発明においてはマークアドレスメモリ１
８が設けられる。マークアドレスメモリ１８はマークメ
モリＭ１〜Ｍｎの各マークを記憶したアドレスをそれぞ
れ記憶するものであって、端子１４よシのチャネル選択
データによってアドレス指定してマークアドレスデータ
を読み出すことができるようにされている。このマーク
アドレスメモリ１８から読み出されたアドレスはカウン
タ１１にプリセットすることができるようにされる。こ
のマークアドレスメモリ１８に対してはアドレスレジス
タ１９のマークアドレスデータを、端子１４のチャネル
選択データに指定されて書き込むことができるようにさ
れる。
て示すが、この発明においてはマークアドレスメモリ１
８が設けられる。マークアドレスメモリ１８はマークメ
モリＭ１〜Ｍｎの各マークを記憶したアドレスをそれぞ
れ記憶するものであって、端子１４よシのチャネル選択
データによってアドレス指定してマークアドレスデータ
を読み出すことができるようにされている。このマーク
アドレスメモリ１８から読み出されたアドレスはカウン
タ１１にプリセットすることができるようにされる。こ
のマークアドレスメモリ１８に対してはアドレスレジス
タ１９のマークアドレスデータを、端子１４のチャネル
選択データに指定されて書き込むことができるようにさ
れる。
この構成において書きこみを行うには制御部２１の制御
によ多発生タイミングパルスの位相を変更すべきチャネ
ルを指定するチャネル選択データを端子１４に与えると
共に、端子１６に新たにマークを書き込むべきアドレス
を示すマークアドレスデータを与え、これをアドレスレ
ジスタ１９にセットする。その後端子１４のチャネル選
択データによってマークアドレスメモリ１８を読み出し
、その読み出しだマークアドレスデータをカウンタ１１
にプリセットする。従ってデコーダ１５によって省き替
えるべきチャネルのマークメモリが選択され、かつカウ
ンタ１１にプリセットされたアドレスによって書きかえ
るべきマーモノ子りのそれまでマーク１１″に記憶され
ていたアドレスがアクセスされ、この状態で端子１７に
”Ｏ″を与えてそのマークメモリのアドレスに”０＃を
書き込んでマーク”１″を消す。
によ多発生タイミングパルスの位相を変更すべきチャネ
ルを指定するチャネル選択データを端子１４に与えると
共に、端子１６に新たにマークを書き込むべきアドレス
を示すマークアドレスデータを与え、これをアドレスレ
ジスタ１９にセットする。その後端子１４のチャネル選
択データによってマークアドレスメモリ１８を読み出し
、その読み出しだマークアドレスデータをカウンタ１１
にプリセットする。従ってデコーダ１５によって省き替
えるべきチャネルのマークメモリが選択され、かつカウ
ンタ１１にプリセットされたアドレスによって書きかえ
るべきマーモノ子りのそれまでマーク１１″に記憶され
ていたアドレスがアクセスされ、この状態で端子１７に
”Ｏ″を与えてそのマークメモリのアドレスに”０＃を
書き込んでマーク”１″を消す。
次にマークアドレスメモリ１８に対し、アドレスレジス
タ１９内の新たなマークアドレスデータをマークアドレ
スメモリ１８に、端子１４のチャネル選択データによシ
指定して省き込む。その後マークアドレスメモリ１８を
端子１４のチャネル選択データにより指定して読み出し
、つｔ、ｂ新たなマークアドレスデータを読み出してカ
ウンタ１１にプリセットする。従って端子１４のチャネ
ル選択データによって選ばれたマークメモリのカウンタ
１１にプリセットされた新たなアドレスデータによって
指定され、とのとき端子１７に′１″を与えてそのアド
レスにマーク′１″を書き込む。
タ１９内の新たなマークアドレスデータをマークアドレ
スメモリ１８に、端子１４のチャネル選択データによシ
指定して省き込む。その後マークアドレスメモリ１８を
端子１４のチャネル選択データにより指定して読み出し
、つｔ、ｂ新たなマークアドレスデータを読み出してカ
ウンタ１１にプリセットする。従って端子１４のチャネ
ル選択データによって選ばれたマークメモリのカウンタ
１１にプリセットされた新たなアドレスデータによって
指定され、とのとき端子１７に′１″を与えてそのアド
レスにマーク′１″を書き込む。
このようにしてこの選択したチャネルのマークメモリの
それまでのマークを消すと共に新たなアドレスにマーク
の書き込みを行う仁との２回の書き込み操作によって、
タイミングパルスの発生位相を変更することができる。
それまでのマークを消すと共に新たなアドレスにマーク
の書き込みを行う仁との２回の書き込み操作によって、
タイミングパルスの発生位相を変更することができる。
従って第３図に示した場合に比べてタイミングパルスの
発生位相を変更するだめの時間を著しく減少することが
ｂ］能である。
発生位相を変更するだめの時間を著しく減少することが
ｂ］能である。
第１図はタイミングパルス発生装置の一例を示すブロッ
ク図、第２図Ｖ、１．その動作の説明に使用するための
タイムチャート、第３図はマークメモリ。 に対する書き込み部を設けたタイミング発生装備を示す
ブロック図、第４図はこの発明によるタイミング発生装
置の一例を示すブロック図である。 Ｍ１〜Ｍｎ：マークメモリ、ｔ１〜ｔｎ：出力端子、１
１：カウンタ、１２ニブリセツト端子、１３：クロック
端子、１４：チャネル選択データ入力端子、１５：デ゛
コーダ、１６：アドレス入力端子、１８：マークアドレ
スメモリ、１９ニアドレスレジスタ、２１：制御部。 特許出願人 タケダ理研工業株式会社代 理 人
草 野 卓オ １ 図 ８２ 図 オ ３図
ク図、第２図Ｖ、１．その動作の説明に使用するための
タイムチャート、第３図はマークメモリ。 に対する書き込み部を設けたタイミング発生装備を示す
ブロック図、第４図はこの発明によるタイミング発生装
置の一例を示すブロック図である。 Ｍ１〜Ｍｎ：マークメモリ、ｔ１〜ｔｎ：出力端子、１
１：カウンタ、１２ニブリセツト端子、１３：クロック
端子、１４：チャネル選択データ入力端子、１５：デ゛
コーダ、１６：アドレス入力端子、１８：マークアドレ
スメモリ、１９ニアドレスレジスタ、２１：制御部。 特許出願人 タケダ理研工業株式会社代 理 人
草 野 卓オ １ 図 ８２ 図 オ ３図
Claims (1)
- （１） 基準パルスによシブリセットされ、クロック
パルスを計数するカウンタと、そのカウンタの計数内容
によってアクセスされ、発生すべきタイミング位置と対
応したアドレスにマークが記憶されているマークメモリ
と、そのマークメモリ中のマークが記憶されているアド
レスを記憶しているマークアドレスメモリと、新たな発
生タイミングに変更する際に、上記マークアドレスメモ
リを読み出して上記カウンタにプリセットし、そのカウ
ンタによってアドレス指定してスペースを書き込み、そ
の後新たなタイミング位置に対応するアドレスに対して
マークを書き込むと共にそのアドレスを上記マークアド
レスメモリに書き込む制御部とを具備するタイミングパ
ルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098742A JPS58214925A (ja) | 1982-06-09 | 1982-06-09 | タイミングパルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098742A JPS58214925A (ja) | 1982-06-09 | 1982-06-09 | タイミングパルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58214925A true JPS58214925A (ja) | 1983-12-14 |
| JPH0427508B2 JPH0427508B2 (ja) | 1992-05-12 |
Family
ID=14227929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57098742A Granted JPS58214925A (ja) | 1982-06-09 | 1982-06-09 | タイミングパルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58214925A (ja) |
-
1982
- 1982-06-09 JP JP57098742A patent/JPS58214925A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427508B2 (ja) | 1992-05-12 |
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