JPH04276376A - ポインタｅｎ機能付きｆｉｆｏメモリ - Google Patents
ポインタｅｎ機能付きｆｉｆｏメモリInfo
- Publication number
- JPH04276376A JPH04276376A JP3036952A JP3695291A JPH04276376A JP H04276376 A JPH04276376 A JP H04276376A JP 3036952 A JP3036952 A JP 3036952A JP 3695291 A JP3695291 A JP 3695291A JP H04276376 A JPH04276376 A JP H04276376A
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- Japan
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- data
- read
- write
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデータの先入れ先出しを
行うＦＩＦＯメモリに関する。ＦＩＦＯメモリは先に書
き込んだ内容を、先に読み出して出力する方式のメモリ
であり、内部に書込みポインタと読出しポインタを有し
、書込みクロック、読出しクロックにより、それぞれの
ポインタがカウントアップすることにより、書込みアド
レス、読出しアドレスの指定して先入れ先出しを行うと
ともに、エンプティ制御、フル制御を行っている。
行うＦＩＦＯメモリに関する。ＦＩＦＯメモリは先に書
き込んだ内容を、先に読み出して出力する方式のメモリ
であり、内部に書込みポインタと読出しポインタを有し
、書込みクロック、読出しクロックにより、それぞれの
ポインタがカウントアップすることにより、書込みアド
レス、読出しアドレスの指定して先入れ先出しを行うと
ともに、エンプティ制御、フル制御を行っている。
【０００２】かかる、ＦＩＦＯメモリは情報の流れを一
時的に蓄えて、処理の時間待ちをさせるためのバッファ
、あるいはイメージデータの圧縮、伸長等に広く使用さ
れている。
時的に蓄えて、処理の時間待ちをさせるためのバッファ
、あるいはイメージデータの圧縮、伸長等に広く使用さ
れている。
【０００３】一般的に、イメージデータは大量データで
あり、処理が複雑になる。かかる処理において、簡単な
制御でイメージデータの圧縮、伸長を行うことのできる
ＦＩＦＯメモリが要求されている。
あり、処理が複雑になる。かかる処理において、簡単な
制御でイメージデータの圧縮、伸長を行うことのできる
ＦＩＦＯメモリが要求されている。
【０００４】
【従来の技術】図３は従来例を説明する図を示す。図中
の１００Ａは記憶回路１０（図示省略）、書込みポイン
タ２０（図示省略）、読出しポインタ３０（図示省略）
を有するＦＩＦＯメモリであり、２１は論理和回路（以
下ＯＲ回路と称する）、３１は論理積回路（以下ＡＮＤ
回路と称する）である。
の１００Ａは記憶回路１０（図示省略）、書込みポイン
タ２０（図示省略）、読出しポインタ３０（図示省略）
を有するＦＩＦＯメモリであり、２１は論理和回路（以
下ＯＲ回路と称する）、３１は論理積回路（以下ＡＮＤ
回路と称する）である。
【０００５】図４は従来例のタイムチャートを示し、（
Ａ）はデータ圧縮、（Ｂ）はデータ伸長（等倍）のタイ
ムチャートである。図３の従来例の動作を図４のタイム
チャートにより説明する。
Ａ）はデータ圧縮、（Ｂ）はデータ伸長（等倍）のタイ
ムチャートである。図３の従来例の動作を図４のタイム
チャートにより説明する。
【０００６】クロックＣＫ、イネーブルＥＮはいずれも
「ロウ」アクティブである。（Ａ）において、ＯＲ回路
２１にクロックＣＫとイネーブルＥＮが入力されると、
同時に「ロウ」となったときのみ「ロウ」が出力される
。この「ロウ」によりデータの書き込みが行われる。 すなわち、クロックＣＫとデータが同時に入力されてい
るとき、ｎ個のクロックＣＫに対してイネーブルＥＮを
１回「ロウ」とすることによりデータを１／ｎに圧縮で
きる。このとき、書込みクロックＷＣよりデータの書込
みが行われると同時に書込みポインタ２０のアドレスは
１つ歩進する。
「ロウ」アクティブである。（Ａ）において、ＯＲ回路
２１にクロックＣＫとイネーブルＥＮが入力されると、
同時に「ロウ」となったときのみ「ロウ」が出力される
。この「ロウ」によりデータの書き込みが行われる。 すなわち、クロックＣＫとデータが同時に入力されてい
るとき、ｎ個のクロックＣＫに対してイネーブルＥＮを
１回「ロウ」とすることによりデータを１／ｎに圧縮で
きる。このとき、書込みクロックＷＣよりデータの書込
みが行われると同時に書込みポインタ２０のアドレスは
１つ歩進する。
【０００７】（Ｂ）はデータの伸長（等倍）のときの読
み出し動作を示し、イネーブルＥＮが「ロウ」の間は、
クロックＣＫが読出しクロックＲＣとしてＡＮＤ回路３
１より出力され、この読出しクロックＲＣにより、読み
出しが行われるとともに、読出しポインタ３０のアドレ
スは１つ歩進させる。すなわち、読出しクロックＲＣが
入力する毎に、次のアドレスのデータを読み出しので、
等倍の読出し動作となる。
み出し動作を示し、イネーブルＥＮが「ロウ」の間は、
クロックＣＫが読出しクロックＲＣとしてＡＮＤ回路３
１より出力され、この読出しクロックＲＣにより、読み
出しが行われるとともに、読出しポインタ３０のアドレ
スは１つ歩進させる。すなわち、読出しクロックＲＣが
入力する毎に、次のアドレスのデータを読み出しので、
等倍の読出し動作となる。
【０００８】図５はその他の従来例を説明する図を示す
。図５の従来例の構成は図３に示す従来例にＯＲ回路３
２を追加したものである。図６はその他の従来例のタイ
ムチャートを示し、（Ａ）はデータ圧縮、（Ｂ）はデー
タ伸長のタイムチャートである。
。図５の従来例の構成は図３に示す従来例にＯＲ回路３
２を追加したものである。図６はその他の従来例のタイ
ムチャートを示し、（Ａ）はデータ圧縮、（Ｂ）はデー
タ伸長のタイムチャートである。
【０００９】（Ａ）のデータ圧縮のタイムチャートは図
４と同じであるので説明しない。 （Ｂ）はデータの伸長のときの読み出し動作を示す。書
込み側で圧縮したデータを書き込んだ場合には、図４で
説明した等倍で読み出すと圧縮されたデータが読み出さ
れるので、これを元のデータに戻すためには伸長して読
み出すことが必要になる。この場合には、拡大ＲＥＡＤ
信号を生成し、読出しクロックＲＣを制御することが必
要になる。ここでは、拡大ＲＥＡＤ信号により２倍に伸
長する例を示している。
４と同じであるので説明しない。 （Ｂ）はデータの伸長のときの読み出し動作を示す。書
込み側で圧縮したデータを書き込んだ場合には、図４で
説明した等倍で読み出すと圧縮されたデータが読み出さ
れるので、これを元のデータに戻すためには伸長して読
み出すことが必要になる。この場合には、拡大ＲＥＡＤ
信号を生成し、読出しクロックＲＣを制御することが必
要になる。ここでは、拡大ＲＥＡＤ信号により２倍に伸
長する例を示している。
【００１０】
【発明が解決しようとする課題】上述の従来例では、Ｆ
ＩＦＯメモリ１００Ａに入力される読出しクロックＷＣ
、書込みクロックＲＣを外部回路により生成している。 また、圧縮、伸長の比率をイネーブルＥＮ、拡大ＲＥＡ
Ｄ信号のパルス長により制御しているため、外部の制御
回路が複雑になる。
ＩＦＯメモリ１００Ａに入力される読出しクロックＷＣ
、書込みクロックＲＣを外部回路により生成している。 また、圧縮、伸長の比率をイネーブルＥＮ、拡大ＲＥＡ
Ｄ信号のパルス長により制御しているため、外部の制御
回路が複雑になる。
【００１１】本発明は簡単な制御でデータの圧縮、伸長
のできるＦＩＦＯメモリを実現しようとする。
のできるＦＩＦＯメモリを実現しようとする。
【００１２】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１００はＦＩＦＯメモ
リであり、１０はデータを記憶する記憶回路であり、２
０は書込みアドレスを発生する書込みポインタであり、
３０は読出しアドレスを発生する読出しポインタであり
、４０は書込みポインタ２０のイネーブル制御を行う第
１のイネーブル制御回路（図中第１のＥＮとして示す）
であり、５０は読出しポインタ３０のイネーブル制御を
行う第２のイネーブル制御回路（図中第２のＥＮとして
示す）であり、書込みポインタ２０と読出しポインタ３
０を第１および第２のイネーブル制御回路４０、５０に
より直接制御する。
明するブロック図である。図中の１００はＦＩＦＯメモ
リであり、１０はデータを記憶する記憶回路であり、２
０は書込みアドレスを発生する書込みポインタであり、
３０は読出しアドレスを発生する読出しポインタであり
、４０は書込みポインタ２０のイネーブル制御を行う第
１のイネーブル制御回路（図中第１のＥＮとして示す）
であり、５０は読出しポインタ３０のイネーブル制御を
行う第２のイネーブル制御回路（図中第２のＥＮとして
示す）であり、書込みポインタ２０と読出しポインタ３
０を第１および第２のイネーブル制御回路４０、５０に
より直接制御する。
【００１３】
【作用】データの圧縮を行うときは、入力するデータを
ｎ回に１回書き込むことにより１／ｎの圧縮を行い、伸
長するときは、ｎ回同一データを読み出すことにより、
ｎ倍のデータ伸長を行う。
ｎ回に１回書き込むことにより１／ｎの圧縮を行い、伸
長するときは、ｎ回同一データを読み出すことにより、
ｎ倍のデータ伸長を行う。
【００１４】入力するデータをｎ回に１回書き込むには
、書込みポインタ２０をｎ回に１回歩進させ、ｎ回同一
データを読み出すには、読出しポインタ３０をｎ回に１
回歩進させる。このポインタ制御を第１および第２のイ
ネーブル制御回路４０、５０により直接行うことにより
、簡単な制御でデータの圧縮、伸長を行うことが可能と
なる。
、書込みポインタ２０をｎ回に１回歩進させ、ｎ回同一
データを読み出すには、読出しポインタ３０をｎ回に１
回歩進させる。このポインタ制御を第１および第２のイ
ネーブル制御回路４０、５０により直接行うことにより
、簡単な制御でデータの圧縮、伸長を行うことが可能と
なる。
【００１５】
【実施例】図２は本発明の実施例のタイムチャートを示
す。ＦＩＦＯ１００に入力するのは書込みクロックＷＣ
とそのイネーブル信号ＥＮおよび読出しクロックＲＣと
そのイネーブル信号ＥＮである。
す。ＦＩＦＯ１００に入力するのは書込みクロックＷＣ
とそのイネーブル信号ＥＮおよび読出しクロックＲＣと
そのイネーブル信号ＥＮである。
【００１６】（Ａ）はデータ圧縮を示し、書込みクロッ
クＷＣにより入力データが書込みポインタ２０の指定す
るアドレスに上書きしてゆく。イネーブル信号ＥＮが「
ロウ」となったときに、書込みポインタ２０の指定する
アドレスが１つ歩進するので、最後に書き込まれたデー
タＤＮ＋１ のみが前のアドレスに残ることになる。
クＷＣにより入力データが書込みポインタ２０の指定す
るアドレスに上書きしてゆく。イネーブル信号ＥＮが「
ロウ」となったときに、書込みポインタ２０の指定する
アドレスが１つ歩進するので、最後に書き込まれたデー
タＤＮ＋１ のみが前のアドレスに残ることになる。
【００１７】すなわち、第１のイネーブル制御回路４０
でｎ回に１回、書込みポインタ２０をイネーブルとする
ことにより１／ｎのデータ圧縮を行う。 （Ｂ）はデータ伸長を示し、読出しクロックＲＣにより
読出しポインタ３０の指定するアドレスのデータＤＮ
を読み出す。ＥＮが「ハイ」を持続しているときは、読
出しポインタ３０は歩進せず同じ値を示しているので、
同一データＤＮ を読出しクロックＲＣにより繰り返し
て読み出す。
でｎ回に１回、書込みポインタ２０をイネーブルとする
ことにより１／ｎのデータ圧縮を行う。 （Ｂ）はデータ伸長を示し、読出しクロックＲＣにより
読出しポインタ３０の指定するアドレスのデータＤＮ
を読み出す。ＥＮが「ハイ」を持続しているときは、読
出しポインタ３０は歩進せず同じ値を示しているので、
同一データＤＮ を読出しクロックＲＣにより繰り返し
て読み出す。
【００１８】イネーブル信号ＥＮが「ロウ」となったと
きに、読出しポインタ３０の指定するアドレスが１つ歩
進し、次の読出しクロックＲＣからはデータＤＮ＋１
を読み出して出力する。
きに、読出しポインタ３０の指定するアドレスが１つ歩
進し、次の読出しクロックＲＣからはデータＤＮ＋１
を読み出して出力する。
【００１９】すなわち、第２のイネーブル制御回路５０
でｎ回に１回読出しポインタ３０をイネーブルとするこ
とによりｎ倍のデータ伸長を行う。
でｎ回に１回読出しポインタ３０をイネーブルとするこ
とによりｎ倍のデータ伸長を行う。
【００２０】
【発明の効果】本発明によれば、ＦＩＦＯメモリ内の書
込みポインタ、読出しポインタを制御するイネーブル制
御回路を設け、書込みポインタ、読出しポインタを直接
制御することにより、簡単にデータの圧縮、伸長を行う
ことが可能なＦＩＦＯメモリを実現することができる。
込みポインタ、読出しポインタを制御するイネーブル制
御回路を設け、書込みポインタ、読出しポインタを直接
制御することにより、簡単にデータの圧縮、伸長を行う
ことが可能なＦＩＦＯメモリを実現することができる。
【図１】 本発明の原理を説明するブロック図
【図２
】 本発明の実施例のタイムチャート
】 本発明の実施例のタイムチャート
【図３】 従
来例を説明する図
来例を説明する図
【図４】 従来例のタイムチャート
【図５】 その他の従来例を説明する図
【図６】
その他の従来例のタイムチャート
その他の従来例のタイムチャート
１００、１００Ａ ＦＩＦＯ
１０ 記憶回路
２０ 書込みポインタ
２１、３２ ＯＲ回路
３０ 読出しポインタ
３１ ＡＮＤ回路
４０ 第１のイネーブル制御回路
５０ 第２のイネーブル制御回路
Claims (1)
- 【請求項１】 データの先入れ先出しを行うＦＩＦＯ
メモリ（１００）であって、データを記憶する記憶回路
（１０）と、書込みアドレスを発生する書込みポインタ
（２０）と、読出しアドレスを発生する読出しポインタ
（３０）と、前記書込みポインタ（２０）のイネーブル
制御を行う第１のイネーブル制御回路（４０）と、前記
読出しポインタ（３０）のイネーブル制御を行う第２の
イネーブル制御回路（５０）とを備えたことを特徴とす
るポインタＥＮ機能付きＦＩＦＯメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3036952A JPH04276376A (ja) | 1991-03-04 | 1991-03-04 | ポインタｅｎ機能付きｆｉｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3036952A JPH04276376A (ja) | 1991-03-04 | 1991-03-04 | ポインタｅｎ機能付きｆｉｆｏメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04276376A true JPH04276376A (ja) | 1992-10-01 |
Family
ID=12484086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3036952A Withdrawn JPH04276376A (ja) | 1991-03-04 | 1991-03-04 | ポインタｅｎ機能付きｆｉｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04276376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4709388B2 (ja) * | 1999-01-25 | 2011-06-22 | 全薬工業株式会社 | 複素環式化合物及びそれを有効成分とする抗腫瘍剤 |
-
1991
- 1991-03-04 JP JP3036952A patent/JPH04276376A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4709388B2 (ja) * | 1999-01-25 | 2011-06-22 | 全薬工業株式会社 | 複素環式化合物及びそれを有効成分とする抗腫瘍剤 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |