JPH04276389A - 不揮発性記憶装置とその書き込み方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性記憶装置と
その書き込み方法に関し、例えばフローティングゲート
とコントロールゲートとがスタックドゲート構造にされ
た不揮発性記憶素子を用いたＥＰＲＯＭ（イレーザブル
＆プログラマブル・リード・オンリー・メモリ）又はＥ
ＥＰＲＯＭ（エレクトリカリ・イレーザブル＆プログラ
マブル・リード・オンリー・メモリ）に利用して有効な
技術に関するものである。

【０００２】

【従来の技術】フローティングゲートとコントロールゲ
ートとを備えたスタックドゲート構造の不揮発性半導体
素子をメモリセルとするＥＰＲＯＭの例として、例えば
、（株）オーム社昭和６０年１２月２５日発行『マイク
ロコンピュータハンドブック』頁２６４〜頁２６６があ
る。

【０００３】

【発明が解決しようとする課題】上記ＥＰＲＯＭの書き
込みは、約１２Ｖのような比較的高い電圧にされた書込
み用高電圧Ｖｐｐを用いて、記憶素子のコントロールゲ
ートとドレインとに高電圧を印加して飽和チャンネル電
流を流し、ドレイン近傍のピンチオフ領域での高電界に
より加速された電子、いわゆるホットエレクトロンをフ
ローティングゲートに注入することにより行われる。上
記不揮発性記憶素子は、フローティングゲートを中心に
してみると、ドレイン（データ線側）、コントロールゲ
ート側（ワード線）、ソース（ソース線側）及びチャン
ネル側（基板）との間にそれぞれ寄生容量を持つ。した
がって、ワード線が非選択レベルにされることによって
書き込みが行われない不揮発性記憶素子においては、書
き込みが行われるべき不揮発性記憶素子のドレイン（デ
ータ線）への高電圧の供給に応じて、上記データ線とフ
ローティングゲート間における寄生容量によってフロー
ティングゲートの電位ＶＦＧが持ち上げられてしまう。 このようにフローティングゲートの電位が持ち上げられ
ると、オフ状態にされるべき非選択の不揮発性記憶素子
がウィークリィにオン状態にされてドレインとソース間
にリーク電流を流す。１つの不揮発性記憶素子に流れる
リーク電流そのものは小さいが、選択されたデータ線に
結合された多数の不揮発性記憶素子のそれぞれにリーク
電流が流れるためメモリアレイ全体としては無視できず
、書き込みが行われるべき不揮発性記憶素子に流れるド
レイン電流を減少させるように作用する。この結果、書
き込み効率が低下して書き込みに要する時間が長くなっ
てしまう。この発明の目的は、書き込み時間を短縮した
不揮発性記憶装置と書き込み方法を提供することにある
。 この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、コントロールゲートとフロ
ーティングゲートと持つ不揮発性記憶素子のコントロー
ルゲートが結合されたワード線選択回路に対して、書き
込みモードのとき選択ワード線のレベルに対して非選択
ワード線のレベルを逆極性の電位に設定する機能を付加
する。

【０００５】

【作用】上記した手段によれば、非選択の不揮発性記憶
素子のコントロールゲートの電位を負電位にすることに
より、フローティングゲートとの間の寄生容量によって
データ線側の寄生容量によるフローティングゲートの持
ち上がりを抑制させるように作用させることができ、非
選択記憶素子のリーク電流の大幅な低減により書き込み
時間を短くできる。

【０００６】

【実施例】図１には、この発明に係るＥＰＲＯＭの書き
込み方法の原理を説明するための概略素子構造断面図が
示されている。不揮発性記憶素子は、フローティングゲ
ートとコントロールゲートとがスタックドゲート構造に
される。すなわち、半導体基板上に形成されたドレイン
とソースとの間に挟まれた基板表面に薄い厚さのゲート
絶縁膜（図示ぜす）を介してフローティングゲートが形
成される。このフローティングゲートの上には上記同様
な薄い絶縁膜を介してコトロールゲートが形成される。 このコントロールゲートはワード線に接続される。ドレ
インはデータ線に接続され、ソースはソース線（回路の
接地電位点）に接続される。

【０００７】図２には、この発明に係る書込み方式の一
実施例を説明するための波形図が示されている。この実
施例においては、後述するようなＥＰＲＯＭに対して、
チップイネーブル信号ＣＥをロウレベルにして、入出力
端子Ｉ／Ｏから書込みデータＤｉｎを入力して、プログ
ラム制御信号ＰＧＭをロウレベルにして書込みモードを
指示する。すると、選択ワード線は高電圧Ｖｐｐの高電
圧レベルにされる。データ線は書込みデータＤｉｎに従
って、例えばフローティングゲートに電荷を注入すると
きには高い書込み電圧Ｖｐｐ’　にされる。これにより
、書込みが行われる不揮発性記憶素子は、そのコントロ
ールゲートとドレインとに高電圧が印加されて飽和チャ
ンネル電流が流れ、ドレイン近傍のピンチオフ領域での
高電界により加速された電子、いわゆるホットエレクト
ロンがフローティングゲートに注入される。このとき、
書込みが行われない不揮発性記憶素子が結合されるワー
ド線における非選択レベルを従来のように回路の接地電
位（０Ｖ）にするのではなく、同図に示すように負極性
の電圧ＶＣを非選択レベルとして供給する。この構成で
は、図１の不揮発性記憶素子においてデータ線に供給さ
れる書込み電圧Ｖｐｐ’　のハイレベルへの立ち上がり
に対応して寄生容量Ｃ１によるカップリングが生じてフ
ローティングゲートの電位が持ち上げられるようとする
とき、非選択ワード線の電位が逆極性の方向である回路
の接地電位以下の負電位ＶＣ（−ＶＣ）にさせることよ
り寄生容量Ｃ２によるカップリングを生じさせてフロー
ティングゲートをロウレベルに引き下げるように作用さ
せる。このように、この実施例の書込み方法では、非選
択の不揮発性記憶素子のフローティングゲートは書込み
データ線のハイレベルのカッフリングと非選択ワード線
の負電位のカップリングとが相殺されることになる。こ
の結果、非選択の不揮発性記憶素子においては、フロー
ティングゲートの浮き上がりが防止ないし低減できる結
果、非選択の不揮発性記憶素子のリーク電流が大幅に低
減され、あるいは完全リーク電流の発生を防止すること
ができる。したがって、書込み回路からデータ線に供給
される書込み電流の大半が上記飽和チャンネル電流とし
て使われるため、フローティングゲートへの電子の注入
効率を大幅に改善できる。この結果、この実施例の書込
み方式を用いることによって、書込みに要する時間（プ
ログラム時間）の短縮を図ることができる。

【０００８】図３には、この発明に係るＥＰＲＯＭの一
実施例の要部回路図が示されている。同図の各回路素子
は、公知の半導体集積回路の製造技術によって、特に制
限されないが、単結晶シリコンのような１つの半導体基
板上において形成される。この実施例のＥＰＲＯＭは、
＋５ボルトのような電源電圧Ｖｃｃと、十数ボルトのよ
うな高いレベルの書き込み電圧Ｖｐｐとが供給されるこ
とによって動作される。ＥＰＲＯＭは、通常の読み出し
動作において＋５Ｖのような電源電圧Ｖｃｃによって動
作される。ＥＰＲＯＭは、特に制限されないが、アドレ
ス入力端子を介して供給される外部アドレス信号、及び
制御端子ＣＥ、ＯＥ、ＰＧＭを介して供給されるチップ
イネーブル信号、出力イネーブル信号、プログラム信号
によってその動作が制御される。この実施例においては
、例えば８ビットのような複数ビット構成のデータ書き
込み／読み出しを行う場合、８組のような複数ビット構
成に対応してメモリアレイＭ−ＡＲＹとデータ入力／出
力回路が複数個設けられるが、同図ではそのうちの１つ
のメモリアレイＭ−ＡＲＹと、データ入力回路ＤＩＢ及
びデータ出力回路ＤＯＢが代表として例示的に示されて
いる。

【０００９】メモリアレイＭ−ＡＲＹは、代表として例
示的に示されているコントロールゲートとフローティン
グゲートとを備えたスタックドゲート構造からなり、Ｎ
チャンネル型チャンネル注入構造の不揮発性半導体記憶
素子（以下、単にスタックドゲートトランジスタ又はメ
モリセルという）Ｑ１ないしＱ６と、ワード線Ｗ１，Ｗ
２及びデータ線Ｄ１，Ｄ２〜Ｄｎとから構成されている
。上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配置
されたスタックドゲートトランジスタＱ１〜Ｑ３（Ｑ４
〜Ｑ６）のコントロールゲートは、それぞれ対応するワ
ード線Ｗ１，Ｗ２に接続され、同じ列に配置されたスタ
ックドゲートトランジスタＱ１，Ｑ４、Ｑ２，Ｑ５及び
Ｑ３，Ｑ６のドレインは、それぞれ対応するデータ線Ｄ
１〜Ｄｎに接続されている。上記スタックドゲートトラ
ンジスタＱ１〜Ｑ６の共通ソース線ＣＳは回路の接地電
位点に結合される。

【００１０】この実施例のＥＰＲＯＭは、図示しない外
部端子を介して供給されるＸ，Ｙアドレス信号を受ける
アドレスバッファＸＡＤＢ，ＹＡＤＢを含む。アドレス
バッファＸＡＤＢ，ＹＡＤＢによって形成された相補ア
ドレス信号は、アドレスデコーダＸＤＣＲ，ＹＤＣＲに
供給される。同図においては、上記Ｘアドレスバッファ
ＸＡＤＢとＸアドレスデコーダＸＤＣＲを合わせて回路
ブロックＸＡＤＢ・ＤＣＲとして示し、上記Ｙアドレス
バッファＹＡＤＢとＹアドレスデコーダＹＤＣＲを合わ
せて回路ブロックＹＡＤＢ・ＤＣＲとして示している。 特に制限されないが、上記アドレスバッファＸＡＤＢと
ＹＡＤＢは、制御回路ＣＯＮＴによって形成されるチッ
プ選択信号ｃｅによって活性化されることによって、外
部端子からのアドレス信号を取り込み、外部端子から供
給されたアドレス信号と同相の内部アドレス信号と逆相
のアドレス信号とからなる相補アドレス信号を形成する
。

【００１１】ＸアドレスデコーダＸＤＣＲは、それに供
給される相補アドレス信号に従い、メモリアレイＭ−Ａ
ＲＹ（図示しない他のメモリアレイに対しても同様）の
ワード線に供給されるべき選択信号を形成する。Ｘアド
レスデコーダＸＤＣＲは、特に制限されないが、＋５Ｖ
の電源電圧によって動作される。それ故に、ロウアドレ
スデコーダＸＤＣＲは、５ボルト系の選択信号を形成す
る。これに対して、メモリアレイＭ−ＡＲＹによって必
要とされる選択信号のレベルは、読み出し動作において
、例えばほゞ５Ｖのハイレベルとほゞ０Ｖのロウレベル
であり、書き込み動作の時においてほゞ書き込み電圧Ｖ
ｐｐレベルのハイレベルと負電圧ＶＣのようなロウレベ
ルである。ＸアドレスデコーダＸＤＣＲから出力される
５Ｖ系の選択信号に応答してメモリアレイＭ−ＡＲＹの
ワード線をそれぞれ必要とされるレベルにさせるために
、ＸアドレスデコーダＸＤＣＲは、その出力部に後述す
るようなレベル変換回路が設けられる。上記のようにワ
ード線選択回路は、読み出し動作と書込み動作とではロ
ウレベルが０Ｖ／ＶＣのように切替えられる。

【００１２】メモリアレイＭ−ＡＲＹに対して共通デー
タ線ＣＤが設けられている。メモリアレイＭ−ＡＲＹの
データ線とそのメモリアレイに対応される共通データ線
ＣＤとの間には、カラムスイッチ回路を構成するＭＯＳ
ＦＥＴＱ７〜Ｑ９が設けられている。Ｙアドレスデコー
ダＹＤＣＲは、それに供給される相補アドレス信号に従
い、メモリアレイＭ−ＡＲＹのデータ線を選択するため
の選択信号を形成する。ＹアドレスデコーダＹＤＣＲは
、ＸアドレスデコーダＸＤＣＲと同様に５Ｖ系の電源電
圧によって動作される。ＹアドレスデコーダＹＤＣＲか
ら出力される選択信号は、カラムスイッチ回路の制御の
ために利用される。ここで、カラムスイッチ回路は、書
き込み動作において、データ入力回路ＤＩＢにより形成
される書き込み電圧レベルの書き込み信号を伝送できる
能力が必要とされる。上記書き込み動作において、カラ
ムスイッチＭＯＳＦＥＴを十分にオン／オフさせること
ができるようにするため、ＹアドレスデコーダＹＤＣＲ
の出力部には、後述するようなレベル変換回路が設けら
れる。

【００１３】上記共通データ線ＣＤは、外部端子Ｉ／Ｏ
から入力される書き込み信号を受けるデータ入力回路Ｄ
ＩＢの出力端子に結合されている。データ入力回路ＤＩ
Ｂにおける出力回路は、書き込み用高電圧Ｖｐｐに結合
されたＰチャンネル型負荷ＭＯＳＦＥＴＱ１０と、書き
込み信号を受ける入力回路ＷＡの出力信号によりスイッ
チ制御されるＭＯＳＦＥＴＱ１１との直列回路から構成
される。この出力回路は、読み出し動作のときＭＯＳＦ
ＥＴＱ１１がオフ状態にされることによって、出力がハ
イインピーダンス状態にされる。

【００１４】データ出力回路ＤＯＢの入力端子は、共通
データ線ＣＤに結合される。データ出力回路ＤＯＢの入
力部には、書き込み動作のときにオフ状態になって高電
圧の入力を禁止するスイッチＭＯＳＦＥＴＱ１２が設け
られる。このスイッチＭＯＳＦＥＴＱ１２は、制御信号
ｏｅによりスイッチ制御される。データ出力回路ＤＯＢ
は、センスアンプと、その出力を受ける出力バッファか
ら構成される。センスアンプは、特に制限されないが、
共通データ線ＣＤにバイアス電流を供給するためのバイ
アス回路を持つ。バイアス回路は、制御回路ＣＯＮＴか
ら供給される上記制御信号ｏｅによって動作状態にされ
、その動作状態においてバイアス電流を出力する。バイ
アス回路は、適当なレベル検出機能を持つようにされる
。これによって、データ出力回路ＤＯＢの入力レベルが
所定電位以下の時にバイアス電流が形成され、入力レベ
ルが所定電位に達するとバイアス電流が実質的に０にな
るようにされる。

【００１５】選択されたメモリセルは、予めそれに書き
込まれたデータに従って読み出し時のワード線選択レベ
ルに対して高いしきい値電圧か又は低いしきい値電圧を
持つ。メモリアレイＭ−ＡＲＹ内の選択されたメモリセ
ルが高いしきい値電圧（“０”）をもっている場合、共
通データ線ＣＤと回路の接地点との間に直流電流通路が
形成されない。この場合、共通データ線ＣＤは、センス
アンプからの電流供給によって比較的ハイレベルにされ
る。センスアンプにおけるバイアス回路からのバイアス
電流の供給は、共通データ線ＣＤが所定電位に達すると
実質的に停止される。それ故に、共通データ線のハイレ
ベルは、比較的低い電位に制限される。これに対して、
メモリアレイＭ−ＡＲＹ内の選択されたメモリセルが低
いしきい値電圧をもっている場合、共通データ線ＣＤと
回路の接地点との間にカラムスイッチＭＯＳＦＥＴ、デ
ータ線、選択されたメモリセル及びＭＯＳＦＥＴＱ１０
を介する直流電流経路が形成される。それ故に、共通デ
ータ線ＣＤは、バイアス回路から供給されるバイアス電
流にかかわらずにロウレベルにされる。このようなバイ
アス回路による共通データ線ＣＤのハイレベルとロウレ
ベルとの振幅制限は、次の利点をもたらす。すなわち、
共通データ線ＣＤ等に信号変化速度を制限する浮遊容量
等の容量が存在するにかかわらずに、読み出しの高速化
を図ることができる。言い換えると、複数のメモリセル
からのデータを次々に読み出すような場合において共通
データ線ＣＤの一方のレベルが他方のレベルへ変化させ
られるまでの時間を短くすることができる。

【００１６】データ出力回路ＤＯＢにおける出力バッフ
ァは、その動作が読み出し制御信号ｏｅによって制御さ
れるように構成される。出力バッファは、制御信号ｏｅ
がほゞ５Ｖのようなハイレベルなら、センスアンプから
供給される信号と対応するレベルのデータ信号を外部端
子Ｉ／Ｏに出力する。これに対し、出力バッファは、制
御信号ｏｅがほゞ０Ｖのロウレベルなら、高出力インピ
ーダンス状態となるようにされる。これによって、出力
バッファは、書き込み動作時にデータ入出力端子Ｉ／Ｏ
に供給される書き込みデータ信号のレベルを制限しない
ようにされる。

【００１７】制御回路ＣＯＮＴは、電源電圧Ｖｃｃによ
って動作状態にされ、外部端子から供給される書き込み
高電圧Ｖｐｐ、チップイネーブル信号ＣＥ、出力イネー
ブル信号ＯＥ、プログラム信号ＰＧＭに応じて前記説明
した書き込み／読み出し動作用の各種の制御信号を形成
する。また、書込みモードのときには、ワード線の非選
択レベルを０Ｖから負の電圧ＶＣに切り換えという電源
切替え回路を持つ。特に制限されないが、負の電圧ＶＣ
は、５Ｖのような周期的なパルス信号を受けるチャージ
ポンプ回路により形成される。このようなチャージポン
プ回路としては、ダイナミック型ＲＡＭ等に内蔵される
基板バイアス発生回路を利用することができるものであ
る。

【００１８】図４には、ワード線駆動回路の一実施例の
回路図が示されている。レベル変換機能を持つワード線
駆動回路ＬＶＣ１は、Ｐチャンネル型ＭＯＳＦＥＴＱ２
１とＮチャンネル型ＭＯＳＦＥＴＱ２２からなるＣＭＯ
Ｓインバータ回路の入力と電源電圧Ｖｃｃ／Ｖｐｐとの
間に出力信号（ワード線選択信号）を受けるＰチャンネ
ル型ＭＯＳＦＥＴＱ２３が設けられる。特に制限されな
いが、上記ＣＭＯＳインバータ回路は、Ｐチャンネル型
ＭＯＳＦＥＴＱ２１とＮチャンネル型ＭＯＳＦＥＴＱ２
２のゲートが後述するようなカット用ＭＯＳＦＥＴＱ２
０を介して共通化される。上記ＣＭＯＳインバータ回路
を構成するＰチャンネル型ＭＯＳＦＥＴＱ２１のゲート
には、デコーダ回路ＵＤＣＲの出力信号がカット用のＮ
チャンネル型ＭＯＳＦＥＴＱ２０を介して供給される。 このＭＯＳＦＥＴＱ２０のゲートには、電源電圧Ｖｃｃ
が定常的に供給される。このＭＯＳＦＥＴＱ２０は、ワ
ード線が非選択レベルにされとき、それに対応して上記
帰還用ＭＯＳＦＥＴＱ２３がオン状態になってＣＭＯＳ
インバータ回路の入力信号が高電圧Ｖｐｐになったとき
、この高電圧Ｖｐｐからデコーダ回路ＵＤＣＲの電源電
圧Ｖｃｃ側に直流電流が流れるのを防止する。上記ＣＭ
ＯＳインバータ回路を構成するＮチャンネル型ＭＯＳＦ
ＥＴＱ２２のゲートには、上記デコーダ回路ＵＤＣＲの
出力信号が供給される。

【００１９】ところで、書込み時にワード線駆動回路の
ロウレベルを負電位にするため、ワード線駆動回路を構
成するＮチャンネル型ＭＯＳＦＥＴＱ２２等が形成され
るウェル領域の電位を一律に負電圧にしたのでは、デコ
ーダ回路により形成されるロウレベルのような非選択レ
ベルに対してＮチャンネル型ＭＯＳＦＥＴがオン状態に
なり、高電圧Ｖｐｐを出力するＰチャンネル型ＭＯＳＦ
ＥＴとの間に直流電流が流れてしまい、消費電流を増大
させる。そこで、この実施例ではワード線を１ないしｋ
からなる複数（ｋ）ブロックに分割し、例示的に示され
ている第１ブロックのワード線Ｗ１，Ｗ２等に対応した
Ｎチャンネル型ＭＯＳＦＥＴＱ２２、Ｑ２６等を同一の
ウェル領域に形成し、そこに電圧ＶＣ１を供給する。代
表として例示的に示されている他のワード線Ｗｊ，Ｗｊ
＋１等に設けられるＮチャンネル型出力ＭＯＳＦＥＴも
同一のウェル領域内に形成され、そこには電圧ＶＣｋが
供給される。これらの電圧ＶＣ１〜ＶＣｋは、負電圧デ
コーダＶＣＤＥＣにより形成される。この負電圧デコー
ダＶＣＤＥＣは、前記のような電圧０Ｖ／ＶＣとＸ系の
アドレス信号を受けて、選択ワード線が属するブロック
には０Ｖの電圧を、それ以外のワード線が全非選択状態
にされるブロックにはＶＣを供給する。

【００２０】図７には、負電圧デコーダＶＣＤＥＣの一
実施例の回路図が示されている。同図の各回路素子に付
された回路記号は、前記図３とものと一部重複するもの
があるが、それぞれは別個の回路機能を持つものである
と理解されたい。Ｘ系のアドレス信号はデコーダ回路Ｄ
ＥＣにより、上記ブロック毎の選択／非選択に対応した
ブロック選択信号ＤＣ１〜ＤＣｋを形成する。このブロ
ック選択信号ＤＣ１は、負電圧発生回路ＶＣＧにより形
成された負電圧ＶＣと接地電位０Ｖの電圧切替え回路の
制御信号とされる。電圧切替え回路は、負電圧ＶＣを出
力するＮチャンネル型ＭＯＳＦＥＴＱ３と回路の接地電
位０Ｖを出力するＮチャンネル型ＭＯＳＦＥＴＱ４から
なり、負電圧を出力させるＮチャンネル型ＭＯＳＦＥＴ
Ｑ３のゲートにはブロック選択信号ＤＣ１が供給される
。これに対して、０Ｖを出力させるＮチャンネル型ＭＯ
ＳＦＥＴＱ４のゲートには、電源電圧Ｖｃｃと負電圧Ｖ
Ｃを動作電圧とするＣＭＯＳインバータ回路（Ｑ１，Ｑ
２）を介してブロック選択信号ＤＣ１が供給される。こ
れにより、負電圧ＶＣを出力させるとき、上記インバー
タ回路（Ｑ１，Ｑ２）の出力信号が負電圧ＶＣのような
ロウレベルになってＮチャンネル型ＭＯＳＦＥＴＱ４を
オフ状態にできる。

【００２１】この結果、図８に示すように、プログラム
信号ＰＧＭのロウレベルにより負電圧デコーダの動作を
有効にすると、選択ＷＥＬＬ（ブロック）を０Ｖに、非
選択ＷＥＬＬを負電圧ＶＣに変化させることができる。 したがって、選択ブロック中の選択ワード線は高電圧に
、非選択ブロック中の非選択ワード線を負電圧ＶＣにす
ることができる。なお、書込みデータ線の電位は、高電
圧Ｖｐｐ’の他、同図のように電源電圧Ｖｃｃレベルに
するものであってもよい。上記のような構成では、選択
ワード線が存在するブロックでは、非選択ワード線の電
位が０Ｖであるので、選択ワード線に対応したワード線
駆動回路ではＮチャンネル型ＭＯＳＦＥＴがオフ状態に
でき、前記のような直流電流は発生しない。また、非選
択ワード線が従来と同様に０Ｖであるので、非選択の不
揮発性記憶素子においてはリーク電流が流れる。しかし
、全体が上記のようにｋブロックに分割され、選択ワー
ド線が存在する１つのブロックのみの非選択セルにしか
実質的にリーク電流が流れないから全体としてのリーク
電流は１／ｋに低減できる。すなわち、残りのｋ−１個
のブロックにおいては、非選択ワード線の電位が負電位
ＶＣにされることに応じて、前記のように非選択セルで
のリーク電流の発生を実質的に防止することができるか
らである。

【００２２】図５には、ワード線駆動回路の他の一実施
例の回路図が示されている。レベル変換機能を持つワー
ド線駆動回路ＬＶＣ１は、Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ２１とＮチャンネル型ＭＯＳＦＥＴＱ２２からなるＣ
ＭＯＳインバータ回路の入力と電源電圧Ｖｃｃ／Ｖｐｐ
との間には出力信号（ワード線選択信号）を受けるＰチ
ャンネル型ＭＯＳＦＥＴＱ２３が設けられる。そして、
ＣＭＯＳインバータ回路の入力と他の動作電圧０Ｖ／Ｖ
Ｃとの間には上記出力信号を受けるＮチャンネル型ＭＯ
ＳＦＥＴＱ２５が設けられる。この実施例では、ＣＭＯ
Ｓインバータ回路を構成するＰチャンネル型ＭＯＳＦＥ
ＴＱ２１とＮチャンネル型ＭＯＳＦＥＴＱ２２のゲート
は共通化され、カット用Ｎチャンネル型ＭＯＳＦＥＴＱ
２０とカット用Ｐチャンネル型ＭＯＳＦＥＴＱ２４を介
してデコーダ等の出力回路を構成するインバータ回路Ｎ
１の出力信号が供給される。上記Ｎチャンネル型ＭＯＳ
ＦＥＴＱ２０のゲートには電源電圧Ｖｃｃが定常的に供
給され、Ｐチャンネル型ＭＯＳＦＥＴＱ２４のゲートに
は回路の接地電位０Ｖが定常的に供給される。この構成
では、全ワード線に対応したワード線駆動回路（レベル
変換回路）のＮチャンネル型ＭＯＳＦＥＴＱ２２，Ｑ２
５等は同一のウェル領域内に形成され、そのウェルには
書込み動作以外のときには０Ｖが与えられ、書込み動作
モードのときには負電圧ＶＣが与えられる。

【００２３】この実施例のワード線駆動回路ＬＶＣ１の
動作は、次の通りである。書込みモードでは動作電圧と
して高電圧Ｖｐｐと負電圧ＶＣが与えられる。デコーダ
の出力回路を構成するインバータ回路Ｎ１の出力信号が
０Ｖのようなロウレベルのとき、オン状態のＭＯＳＦＥ
ＴＱ２０とＱ２４を通してＣＭＯＳインバータ回路の入
力にロウレベルが伝えられるで、Ｐチャンネル型ＭＯＳ
ＦＥＴＱ２１がオン状態になる。これによりワード線Ｗ
１は高電圧Ｖｐｐのような高レベルに向かって上昇する
。上記ワード線Ｗ１の高レベルに応じてＮチャンネル型
ＭＯＳＦＥＴＱ２５がオン状態となり、ＣＭＯＳインバ
ータ回路の入力レベルを０Ｖから負電圧ＶＣに切り換え
る。 これにより、Ｎチャンネル型出力ＭＯＳＦＥＴＱ２２を
オフ状態にできるので選択ワード線に対応したレベル変
換回路での直流電流の発生を防止できる。このように、
ＣＭＯＳインバータ回路の入力レベルを負電圧ＶＣにす
ると、カット用のＰチャンネル型ＭＯＳＦＥＴＱ２４が
オフ状態になり、負電圧ＶＣからデコーダの出力インバ
ータ回路Ｎ１の接地電位点との間に直流電流が流れるの
を防止する。

【００２４】デコーダの出力回路を構成するインバータ
回路Ｎ１の出力信号が電源電圧Ｖｃｃのようなハイレベ
ルのとき、オン状態のＭＯＳＦＥＴＱ２０とＱ２４を通
してＣＭＯＳインバータ回路の入力にハイレベルが伝え
られるで、Ｎチャンネル型ＭＯＳＦＥＴＱ２２がオン状
態になる。これによりワード線Ｗ１は負電圧ＶＣに向か
って低下する。上記ワード線Ｗ１のロウレベル応じてＰ
チャンネル型ＭＯＳＦＥＴＱ２３がオン状態となり、Ｃ
ＭＯＳインバータ回路の入力レベルをＶｃｃから高電圧
Ｖｐｐに切り換える。これにより、Ｐチャンネル型ＭＯ
ＳＦＥＴＥＴＱ２１をオフ状態にできるので非選択選択
ワード線に対応したレベル変換回路での直流電流の発生
を防止できる。このように、ＣＭＯＳインバータ回路の
入力レベルを高電圧Ｖｐｐにすると、カット用のＮチャ
ンネル型ＭＯＳＦＥＴＱ２０がオフ状態になり、高電圧
Ｖｐｐからデコーダの出力インバータ回路Ｎ１の動作電
圧Ｖｃｃとの間に直流電流が流れるのを防止する。この
構成では、前記図４の実施例のようにワード線駆動回路
を複数ブロックに分けたり、それぞれのブロックに対応
して電圧を切りえて供給する負電圧デコーダＶＣＤＥＣ
を省略できるので回路の簡素化やレイアウトの簡素化が
図られるとともにリーク電流の発生を最小に抑えること
ができる。

【００２５】図６には、ワード線駆動回路の更に他の一
実施例の回路図が示されている。この実施例では、カッ
ト用ＭＯＳＦＥＴを介してＣＭＯＳインバータ回路を構
成するＰチャンネル型ＭＯＳＦＥＴＱ２１とＮチャンネ
ル型ＭＯＳＦＥＴＱ２２のゲートが共通化される。この
構成では、カット用のＮチャンネル型ＭＯＳＦＥＴＱ２
０とＰチャンネル型ＭＯＳＦＥＴＱ２４の接続点に、デ
コーダ回路により形成されたデコード信号が供給される
。すなわち、デコーダの出力回路を構成するインバータ
回路Ｎ１の出力信号が供給される。このようにカット用
ＭＯＳＦＥＴを分けることにより、入力信号の伝達速度
を速くできるので動作の高速化が可能となる。

【００２６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）　　コントロールゲートとフローティングゲート
と持つ不揮発性記憶素子のコントロールゲートが結合さ
れたワード線選択回路に対して、書き込みモードのとき
選択ワード線のレベルに対して非選択ワード線のレベル
を逆極性の電位に設定するという方法を採ることにより
、フローティングゲートとの間の寄生容量によってデー
タ線側の寄生容量によるフローティングゲートの持ち上
がりを抑制させるように作用させることができ、非選択
記憶素子のリーク電流の大幅な低減により書き込み時間
を短くできるという効果が得られる。 （２）　　コントロールゲートとフローティングゲート
と持つ不揮発性記憶素子のコントロールゲートが結合さ
れたワード線選択回路に対して、書き込みモードのとき
選択ワード線のレベルに対して非選択ワード線のレベル
を逆極性の電位に設定する機能を付加することにより、
フローティングゲートとの間の寄生容量によってデータ
線側の寄生容量によるフローティングゲートの持ち上が
りを抑制させるように作用させることができ、非選択記
憶素子のリーク電流の大幅な低減により書き込み時間を
短くできるという効果が得られる。

【００２７】（３）　　ＣＭＯＳ構成のワード線駆動回
路において、Ｎチャンネル出力ＭＯＳＦＥＴが形成され
るＰ型ウェル領域を複数組に分割し、選択ワード線を含
むワード線群に対応したＰ型ウェル領域を除いた残りの
Ｐ型ウェル領域に対して書き込みモードのときに負電位
を供給することにより、選択ワード線に対応したワード
線駆動回路での直流電流の発生を防止しつつ、非選択セ
ルでのリーク電流を大幅に低減できるという効果が得ら
れる。 （４）　　上記ワード線選択回路として、非選択レベル
を形成するＮチャンネル出力ＭＯＳＦＥＴは独立したＰ
型ウェル領域に共通に形成されるとともに、そのゲート
とソースにはその出力信号を受けるＮチャンネルＭＯＳ
ＦＥＴが設けることにより回路の簡素化を図りつつ、リ
ーク電流の発生を最小に抑えることができるという効果
が得られる。

【００２８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
不揮発性記憶素子は前記のよをてスタックドゲート構造
のもの他、単層ゲート構造のものであってもよい。すな
わち、コントロールゲートを拡散層又はウェル領域その
ものにより構成し、フローティングゲートがチャンネル
領域上と上記コントロールゲート領域上をオーバーラッ
プするように形成されるものであってもよい。メモリア
レイの構成は、記憶容量の増大化に伴い種々の実施形態
を採ることができる。その場合、書込みモードにおいて
、マトリックス配置される複数のメモリセル中に選択さ
れるものと非選択されるものが存在するときに、非選択
ワード線の中に負電位にされるものが存在するようにす
ればよい。

【００２９】以上の説明では主として本願発明者によっ
てなされた発明をその背景となった技術分野であるＥＰ
ＲＯＭに適用した場合について説明したが、これに限定
されるものではなく、コントロールゲートとフローティ
ングゲートとを備え、フローティングゲートに電荷を取
り込むことにより記憶動作を行う、例えばＦＬＴＯＸ（
フローティングゲート・トンネルオキサイド）型、ＭＮ
ＯＳ（メタタル・ナイトライド・オキサイド・セミコン
ダクタ）型、ＦＬＡＳＨ型のような記憶素子を用いて電
気的な消去を行うことができるＥＥＰＲＯＭ等の半導体
記憶装置等にも広く利用でき、これらのＲＯＭは１チッ
プのマイクロコンピュータ等のような半導体集積回路装
置に内蔵されるものであってもよい。

【００３０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、コントロールゲートとフロ
ーティングゲートと持つ不揮発性記憶素子のコントロー
ルゲートが結合されたワード線選択回路に対して、書き
込みモードのとき選択ワード線のレベルに対して非選択
ワード線のレベルを逆極性の電位に設定するという機能
を付加することにより、フローティングゲートとの間の
寄生容量によってデータ線側の寄生容量によるフローテ
ィングゲートの持ち上がを抑制させるように作用させる
ことができ、非選択記憶素子のリーク電流の大幅な低減
により書き込み時間を短くできる。

【図面の簡単な説明】

【図１】この発明に係るＥＰＲＯＭの書き込み方法の原
理を説明するための概略素子構造断面図である。

【図２】この発明に係る書込み方式の一実施例を説明す
るための波形図である。

【図３】この発明に係るＥＰＲＯＭの一実施例を示す要
部回路図である。

【図４】ワード線駆動回路の一実施例を示す回路図であ
る。

【図５】ワード線駆動回路の他の一実施例を示す回路図
である。

【図６】ワード線駆動回路の更に他の一実施例を示す回
路図である。

【図７】図４のワード線駆動回路に用いられる負電圧デ
コーダの一実施例を示す回路図である。

【図８】上記負電圧デコーダの動作を説明するための波
形図である。

【符号の説明】

ＸＡＤＢ・ＤＣＲ…Ｘアドレスバッファ・デコーダ、Ｗ
１，Ｗ２，Ｗｊ，Ｗｊ＋１…ワード線、ＹＡＤＢ・ＤＣ
Ｒ…Ｙアドレスバッファ・デコーダ、Ｄ１〜Ｄｎ…デー
タ線、ＣＤ…共通データ線、Ｍ−ＡＲＹ・・メモリアレ
イ、ＤＯＢ…データ出力回路、ＤＩＢ…データ入力回路
、ＷＡ…データ入力回路、ＣＯＮＴ…制御回路、ＵＤＣ
Ｒ・・デコーダ回路、ＶＣＤＥＣ・・負電圧デコーダ、
ＬＶＣ１〜ＬＶＣｊ＋１・・ワード線駆動回路（レベル
変換回路）、ＶＣＧ・・負電圧発生回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】　　コントロールゲートとフローティング
   ゲートと持つ不揮発性記憶素子と、上記コントロールゲ
   ートが結合されたワード線選択回路とを含み、書き込み
   モードのとき選択ワード線のレベルに対して非選択ワー
   ド線のレベルを逆極性の電位に設定する機能を付加した
   ことを特徴とする不揮発性記憶装置。
2. 【請求項２】　　コントロールゲートとフローティング
   ゲートと持つ不揮発性記憶素子は、コントロールゲート
   とフローティングゲートとがスタックドゲート構造にさ
   れるものであることを特徴とする請求項１の不揮発性記
   憶装置。
3. 【請求項３】　　上記ワード線選択回路は、レベル変換
   機能を持つＣＭＯＳワードドライバを含み、非選択レベ
   ルを形成するＮチャンネル出力ＭＯＳＦＥＴは独立した
   Ｐ型ウェル領域に形成され、このＰ型ウェル領域の電位
   が書き込みモードのときに負電位にされるものであるこ
   とを特徴とする請求項１又は請求項２の不揮発性記憶装
   置。
4. 【請求項４】　　上記Ｎチャンネル出力ＭＯＳＦＥＴが
   形成されるＰ型ウェル領域は複数組に分割されたワード
   線群に対応して複数個設けられ、選択ワード線を含むワ
   ード線群に対応したＰ型ウェル領域を除いた残りのＰ型
   ウェル領域に対して書き込みモードのときに負電位が与
   えられるものであることを特徴とする請求項３の不揮発
   性記憶装置。
5. 【請求項５】　　上記ワード線選択回路は、レベル変換
   機能を持つＣＭＯＳワードドライバを含み、非選択レベ
   ルを形成するＮチャンネル出力ＭＯＳＦＥＴは独立した
   Ｐ型ウェル領域に共通に形成されるとともに、そのゲー
   トとソースにはその出力信号を受けるＮチャンネルＭＯ
   ＳＦＥＴが設けられ、上記Ｐ型ウェル領域の電位は書き
   込みモードのときには負電位にされるものであることを
   特徴とする請求項１又は請求項２の不揮発性記憶装置。
6. 【請求項６】　　コントロールゲートとフローティング
   ゲートと持つ不揮発性記憶素子がワード線とデータ線の
   交点にマトリックス配置されなるメモリアレイへの書き
   込み動作において、選択ワード線のレベルに対して非選
   択ワード線のレベルを逆極性の電位に設定することを特
   徴とする不揮発性記憶装置の書き込み方法。