JPH04276845A - バス調停回路 - Google Patents
バス調停回路Info
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- JPH04276845A JPH04276845A JP3698591A JP3698591A JPH04276845A JP H04276845 A JPH04276845 A JP H04276845A JP 3698591 A JP3698591 A JP 3698591A JP 3698591 A JP3698591 A JP 3698591A JP H04276845 A JPH04276845 A JP H04276845A
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- 230000005540 biological transmission Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
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- 239000000725 suspension Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はバス調停回路に関し、特
に１つのＣＰＵと複数のＤＭＡ（ダイレクトメモリアク
セス）制御装置とＣＰＵが持つ内部記憶装置とで構成さ
れたデータ処理装置とが共有するデータ伝送用のバスの
使用権を調停するバス調停回路に関する。
に１つのＣＰＵと複数のＤＭＡ（ダイレクトメモリアク
セス）制御装置とＣＰＵが持つ内部記憶装置とで構成さ
れたデータ処理装置とが共有するデータ伝送用のバスの
使用権を調停するバス調停回路に関する。
【０００２】
【従来の技術】バス調停回路は、ＣＰＵ（中央処理装置
）と複数のＤＭＡ制御装置およびＣＰＵが持つ内部記憶
装置などで構成されるデータ処理装置内に設けられてい
る。上述したＣＰＵ、複数のＤＭＡ制御装置および内部
記憶装置が共有するバスに対してこのバスを使用するＣ
ＰＵと複数のＤＭＡ制御装置から同時にこのバスを使用
するための要求が生じた場合、すなわち、バスに対する
競合が生じた場合にこのようなバスに対する競合を避け
るために前述したデータ処理装置内にバス調停回路を設
け、このバス調停回路がＣＰＵと複数のＤＭＡ制御装置
の内の同時に上述したバスを使用しようとする要求を調
整して、予め決められているバスの使用優先権に基づい
て上述したバスについての使用要求を出した競合するＤ
ＭＡ間またはＤＭＡとＣＰＵの中から一つを選択してこ
れにバスの使用権を与えるている。
）と複数のＤＭＡ制御装置およびＣＰＵが持つ内部記憶
装置などで構成されるデータ処理装置内に設けられてい
る。上述したＣＰＵ、複数のＤＭＡ制御装置および内部
記憶装置が共有するバスに対してこのバスを使用するＣ
ＰＵと複数のＤＭＡ制御装置から同時にこのバスを使用
するための要求が生じた場合、すなわち、バスに対する
競合が生じた場合にこのようなバスに対する競合を避け
るために前述したデータ処理装置内にバス調停回路を設
け、このバス調停回路がＣＰＵと複数のＤＭＡ制御装置
の内の同時に上述したバスを使用しようとする要求を調
整して、予め決められているバスの使用優先権に基づい
て上述したバスについての使用要求を出した競合するＤ
ＭＡ間またはＤＭＡとＣＰＵの中から一つを選択してこ
れにバスの使用権を与えるている。
【０００３】なお、上述したＤＭＡ制御装置はＣＰＵが
持つ内部記憶装置に記憶されているデータを読み出し前
述したデータ処理装置外の外部記憶装置または前述のＣ
ＰＵの上位装置へ書き込むとき、あるいは外部記憶装置
または前述のデータ処理装置外の上位装置に記憶されて
いるデータを読み出し上述した内部記憶装置に書き込む
ときのこれらデータの読み出しと書き込みの制御を前述
のＣＰＵを介さずに制御する制御装置である。さらに、
一般に上述したデータ処理装置には複数個のＤＭＡ制御
装置が設けられておりさらにこれらＤＭＡ制御装置はそ
れぞれ特定の外部記憶装置または前述したデータ処理装
置の上位装置と前述したデータ処理装置内の内部記憶装
置との間のデータの転送を制御する。なお、これらのＤ
ＭＡ制御装置は前述したＣＰＵからのデータの転送要求
を受けたときに上述したデータの転送を行うものである
。
持つ内部記憶装置に記憶されているデータを読み出し前
述したデータ処理装置外の外部記憶装置または前述のＣ
ＰＵの上位装置へ書き込むとき、あるいは外部記憶装置
または前述のデータ処理装置外の上位装置に記憶されて
いるデータを読み出し上述した内部記憶装置に書き込む
ときのこれらデータの読み出しと書き込みの制御を前述
のＣＰＵを介さずに制御する制御装置である。さらに、
一般に上述したデータ処理装置には複数個のＤＭＡ制御
装置が設けられておりさらにこれらＤＭＡ制御装置はそ
れぞれ特定の外部記憶装置または前述したデータ処理装
置の上位装置と前述したデータ処理装置内の内部記憶装
置との間のデータの転送を制御する。なお、これらのＤ
ＭＡ制御装置は前述したＣＰＵからのデータの転送要求
を受けたときに上述したデータの転送を行うものである
。
【０００４】
【発明が解決しようとする課題】上述した従来のバス調
停回路は、ある特定のＤＭＡ制御装置に対して前述した
バスの使用権を与えると、その使用権を与えられたＤＭ
Ａ制御装置がデータの転送を完了してしまうまでは、そ
のＤＭＡ制御装置がデータの転送制御を行っている間に
、前述したＣＰＵあるいは、他のＤＭＡからバス調停回
路に対して、バスの使用要求が出されても、この使用要
求は保留されてしまい、たとえば、ＣＰＵがバスを急い
で使用したい場合でも、上述したバスの使用権を持って
いるＤＭＡ制御装置の動作が終了するまでは、このＣＰ
Ｕがバスを使用することはできず、また、上述したバス
の使用権を得たＤＭＡ制御装置が制御するデータの量が
非常に大で一連のデータの転送の制御が終るまでに長時
間を要する場合には、他のＤＭＡ制御装置または前述し
たＣＰＵはバスの使用要求を出してから長時間待たなけ
ればならないという欠点があった。
停回路は、ある特定のＤＭＡ制御装置に対して前述した
バスの使用権を与えると、その使用権を与えられたＤＭ
Ａ制御装置がデータの転送を完了してしまうまでは、そ
のＤＭＡ制御装置がデータの転送制御を行っている間に
、前述したＣＰＵあるいは、他のＤＭＡからバス調停回
路に対して、バスの使用要求が出されても、この使用要
求は保留されてしまい、たとえば、ＣＰＵがバスを急い
で使用したい場合でも、上述したバスの使用権を持って
いるＤＭＡ制御装置の動作が終了するまでは、このＣＰ
Ｕがバスを使用することはできず、また、上述したバス
の使用権を得たＤＭＡ制御装置が制御するデータの量が
非常に大で一連のデータの転送の制御が終るまでに長時
間を要する場合には、他のＤＭＡ制御装置または前述し
たＣＰＵはバスの使用要求を出してから長時間待たなけ
ればならないという欠点があった。
【０００５】本発明の目的は、前述したバスの使用権を
得たＤＭＡ制御装置によるデータ転送の動作時間が長い
場合には、予じめ決められた時間経過したとき他のＤＭ
Ａ制御装置またはＣＰＵからバスの使用要求が送出され
た場合には一旦このバスの使用要求を出した他のＤＭＡ
またはＣＰＵにバスの使用権を与え、特定の一つのＤＭ
Ａ制御装置のみに上記のバスの使用を長時間に亘り集中
させず他のＤＭＡ制御装置に対してもバスを使用する機
会を与え、またＣＰＵが前述したバスの使用要求を出し
た場合にも従来より短時間でバスの使用権を得ることの
できるバス調停回路を提供することにある。
得たＤＭＡ制御装置によるデータ転送の動作時間が長い
場合には、予じめ決められた時間経過したとき他のＤＭ
Ａ制御装置またはＣＰＵからバスの使用要求が送出され
た場合には一旦このバスの使用要求を出した他のＤＭＡ
またはＣＰＵにバスの使用権を与え、特定の一つのＤＭ
Ａ制御装置のみに上記のバスの使用を長時間に亘り集中
させず他のＤＭＡ制御装置に対してもバスを使用する機
会を与え、またＣＰＵが前述したバスの使用要求を出し
た場合にも従来より短時間でバスの使用権を得ることの
できるバス調停回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のバス調停回路は
、マイクロプログラムに従って動作するＣＰＵと前記Ｃ
ＰＵがもつ内部記憶装置と前記内部記憶装置と外部記憶
装置あるいは前記ＣＰＵの上位装置の間のデータの入出
力を制御する複数のＤＭＡ制御装置とがバスを介して接
続され前記ＣＰＵおよび前記ＤＭＡ制御装置が前記バス
を使用する際に予め決められた優先順位に基づいて同一
時刻において前記ＣＰＵと前記複数のＤＭＡ制御装置の
内の一つに前記バスの使用権を与えるバス調停回路にお
いて、前記複数のＤＭＡ制御装置にそれぞれ対応して設
けられフラグ設定信号が入力されている間はフラグが設
定され前記対応したＤＭＡ制御装置から出力される前記
バスの使用を要求するバス使用要求信号をマスクし前記
フラグが設定されていないときは対応するＤＭＡ制御装
置からのバス使用要求信号をそのまま通過させるマスク
手段を有し前記マスク手段を介して前記複数のＤＭＡ制
御装置および前記ＣＰＵの内の２以上から同時刻に前記
バス使用要求信号を受信すると予め定められた優先順位
に従って前記バス使用要求信号を送出した前記ＤＭＡお
よび前記ＣＰＵの内の一つに対して前記バスの使用権を
与えるバス使用許可信号を出力するバス調停部と、前記
バス使用許可信号が与えられて間のみ前記バスを使用す
る動作が可能であり前記バスを使用している間は前記使
用要求信号を連続して出力し前記バス調停部により前記
バスの使用が保留され前記バス使用要求信号の出力を開
始してから予め定められた時間経過すると割込信号を出
力する手段を有する前記複数のＤＭＡ制御装置と、前記
割込信号のすべてを入力とし前記割込信号の内少なくと
も一つを受信すると緊急割込信号を出力する割込制御回
路と、前記緊急割込信号を受信すると前記割込信号を出
力した前記ＤＭＡ制御装置以外の前記ＤＭＡ制御装置に
対応して設けられている前記フラグレジスタに対して前
記フラグ設定信号を予め定められた時間に亘り出力する
手段と前記ＣＰＵがバスを優先的に使用する必要が生じ
たとき前記すべてのフラグレジスタに対して予め定めら
れた時間に亘り前記フラグ設定信号を出力する手段とを
有する前記ＣＰＵとを備えて構成されている。
、マイクロプログラムに従って動作するＣＰＵと前記Ｃ
ＰＵがもつ内部記憶装置と前記内部記憶装置と外部記憶
装置あるいは前記ＣＰＵの上位装置の間のデータの入出
力を制御する複数のＤＭＡ制御装置とがバスを介して接
続され前記ＣＰＵおよび前記ＤＭＡ制御装置が前記バス
を使用する際に予め決められた優先順位に基づいて同一
時刻において前記ＣＰＵと前記複数のＤＭＡ制御装置の
内の一つに前記バスの使用権を与えるバス調停回路にお
いて、前記複数のＤＭＡ制御装置にそれぞれ対応して設
けられフラグ設定信号が入力されている間はフラグが設
定され前記対応したＤＭＡ制御装置から出力される前記
バスの使用を要求するバス使用要求信号をマスクし前記
フラグが設定されていないときは対応するＤＭＡ制御装
置からのバス使用要求信号をそのまま通過させるマスク
手段を有し前記マスク手段を介して前記複数のＤＭＡ制
御装置および前記ＣＰＵの内の２以上から同時刻に前記
バス使用要求信号を受信すると予め定められた優先順位
に従って前記バス使用要求信号を送出した前記ＤＭＡお
よび前記ＣＰＵの内の一つに対して前記バスの使用権を
与えるバス使用許可信号を出力するバス調停部と、前記
バス使用許可信号が与えられて間のみ前記バスを使用す
る動作が可能であり前記バスを使用している間は前記使
用要求信号を連続して出力し前記バス調停部により前記
バスの使用が保留され前記バス使用要求信号の出力を開
始してから予め定められた時間経過すると割込信号を出
力する手段を有する前記複数のＤＭＡ制御装置と、前記
割込信号のすべてを入力とし前記割込信号の内少なくと
も一つを受信すると緊急割込信号を出力する割込制御回
路と、前記緊急割込信号を受信すると前記割込信号を出
力した前記ＤＭＡ制御装置以外の前記ＤＭＡ制御装置に
対応して設けられている前記フラグレジスタに対して前
記フラグ設定信号を予め定められた時間に亘り出力する
手段と前記ＣＰＵがバスを優先的に使用する必要が生じ
たとき前記すべてのフラグレジスタに対して予め定めら
れた時間に亘り前記フラグ設定信号を出力する手段とを
有する前記ＣＰＵとを備えて構成されている。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明のバス調停回路の一実施例を
示すブロック図である。
示すブロック図である。
【０００９】本実施例のバス調停回路は、図１に示すよ
うに、内部に予め記憶されているマイクロプログラムに
従って動作するＣＰＵ１０と第１のＤＭＡ制御装置２０
および第ｎのＤＭＡ制御装置３０とが内部記憶装置４０
にバス５０を介して接続されている。図においてはＤＭ
Ａ制御装置は第１のＤＭＡ制御装置２０と第ｎのＤＭＡ
制御装置３０の２台だけが示されているが、一般には任
意の複数個のＤＭＡ制御装置を接続することができる。
うに、内部に予め記憶されているマイクロプログラムに
従って動作するＣＰＵ１０と第１のＤＭＡ制御装置２０
および第ｎのＤＭＡ制御装置３０とが内部記憶装置４０
にバス５０を介して接続されている。図においてはＤＭ
Ａ制御装置は第１のＤＭＡ制御装置２０と第ｎのＤＭＡ
制御装置３０の２台だけが示されているが、一般には任
意の複数個のＤＭＡ制御装置を接続することができる。
【００１０】第１のＤＭＡ制御装置２０および第ｎのＤ
ＭＡ制御装置３０は何れも図示されていない上位装置の
もつ特定の記憶装置または特定の図示されていない外部
記憶装置と内部記憶装置４０との間のデータの転送をバ
ス５０を介して制御するＤＭＡ制御装置である。
ＭＡ制御装置３０は何れも図示されていない上位装置の
もつ特定の記憶装置または特定の図示されていない外部
記憶装置と内部記憶装置４０との間のデータの転送をバ
ス５０を介して制御するＤＭＡ制御装置である。
【００１１】第１のＤＭＡ制御装置２０と第ｎのＤＭＡ
制御装置３０は何れもＣＰＵ１０からバス５０を介して
たとえば、内部記憶装置４０内に記憶されたデータの内
で最初に読み出すべきデータのアドレスと読み出すべき
データのデータ長およびこの読み出したデータが記憶さ
れるべき図示されていない外部記憶装置内の書き込むべ
き先頭のアドレスの指定がなされたとき、あるいは、上
述した外部記憶装置に記憶されているデータの内の読み
出すべき一連のデータの先頭アドレスと読み出すべき一
連のデータのデータ長とその読み出したデータが書き込
まれるべき内部記憶装置４０内の先頭アドレスが指定さ
れ、また、たとえば、ＣＰＵ１０からのＤＭＡ起動信号
１００および１１０がそれぞれ第１のＤＭＡ制御装置と
第ｎのＤＭＡ制御装置に加えられると、第１のＤＭＡ制
御装置２０および第ｎのＤＭＡ制御装置３０からそれぞ
れバス５０の使用を要求するバス使用要求信号１５０お
よび１６０がバス調停部６０に出力される。
制御装置３０は何れもＣＰＵ１０からバス５０を介して
たとえば、内部記憶装置４０内に記憶されたデータの内
で最初に読み出すべきデータのアドレスと読み出すべき
データのデータ長およびこの読み出したデータが記憶さ
れるべき図示されていない外部記憶装置内の書き込むべ
き先頭のアドレスの指定がなされたとき、あるいは、上
述した外部記憶装置に記憶されているデータの内の読み
出すべき一連のデータの先頭アドレスと読み出すべき一
連のデータのデータ長とその読み出したデータが書き込
まれるべき内部記憶装置４０内の先頭アドレスが指定さ
れ、また、たとえば、ＣＰＵ１０からのＤＭＡ起動信号
１００および１１０がそれぞれ第１のＤＭＡ制御装置と
第ｎのＤＭＡ制御装置に加えられると、第１のＤＭＡ制
御装置２０および第ｎのＤＭＡ制御装置３０からそれぞ
れバス５０の使用を要求するバス使用要求信号１５０お
よび１６０がバス調停部６０に出力される。
【００１２】バス調停部６０には、これらＣＰＵ１０と
第１のＤＭＡ制御装置２０および第ｎのＤＭＡ制御装置
３０から同時にバス５０に対してのバス使用要求信号が
加えられたとき、どのような順序でバス５０の使用権を
与えるかを予め決めておく。たとえば、ＣＰＵ１０に対
してバス５０の使用権が最も高く、次に第１のＤＭＡ制
御装置２０に対してのバス５０の使用権が高く、第ｎの
ＤＭＡ制御装置３０に対するバス５０の使用権が最下位
だとすると、上述したように第１のＤＭＡ制御装置２０
と第ｎのＤＭＡ制御装置３０から同時にバス使用要求信
号が出力されたときには、バス調停部６０はバス５０の
使用を許可するバス使用許可信号１５５を第１のＤＭＡ
制御装置２０に対して出力し、第１のＤＭＡ制御装置２
０に対してバス５０の使用許可を与える。
第１のＤＭＡ制御装置２０および第ｎのＤＭＡ制御装置
３０から同時にバス５０に対してのバス使用要求信号が
加えられたとき、どのような順序でバス５０の使用権を
与えるかを予め決めておく。たとえば、ＣＰＵ１０に対
してバス５０の使用権が最も高く、次に第１のＤＭＡ制
御装置２０に対してのバス５０の使用権が高く、第ｎの
ＤＭＡ制御装置３０に対するバス５０の使用権が最下位
だとすると、上述したように第１のＤＭＡ制御装置２０
と第ｎのＤＭＡ制御装置３０から同時にバス使用要求信
号が出力されたときには、バス調停部６０はバス５０の
使用を許可するバス使用許可信号１５５を第１のＤＭＡ
制御装置２０に対して出力し、第１のＤＭＡ制御装置２
０に対してバス５０の使用許可を与える。
【００１３】第１のＤＭＡ制御装置２０はこのバス使用
許可信号１５５を受信すると、さきにＣＰＵ１０によっ
て指定されている、たとえば、内部記憶装置４０内のア
ドレスから始まりＣＰＵ１０によって前もって指定され
たデータ長のデータの読み出しの制御をを行い、この読
み出したデータをバス５０を介してこの第１のＤＭＡ制
御装置２０に対応して予め決められている特定の図示さ
れていない外部記憶装置の予め指定されたアドレス以降
に書き込む制御をＣＰＵ１０を介さないで行う。なお、
外部記憶装置への書き込み開始のアドレスは前述したよ
うにＣＰＵ１０によって前もって第１のＤＭＡ制御装置
２０に指定されている。
許可信号１５５を受信すると、さきにＣＰＵ１０によっ
て指定されている、たとえば、内部記憶装置４０内のア
ドレスから始まりＣＰＵ１０によって前もって指定され
たデータ長のデータの読み出しの制御をを行い、この読
み出したデータをバス５０を介してこの第１のＤＭＡ制
御装置２０に対応して予め決められている特定の図示さ
れていない外部記憶装置の予め指定されたアドレス以降
に書き込む制御をＣＰＵ１０を介さないで行う。なお、
外部記憶装置への書き込み開始のアドレスは前述したよ
うにＣＰＵ１０によって前もって第１のＤＭＡ制御装置
２０に指定されている。
【００１４】このようにしてバス調停部６０からのバス
使用許可信号１５５が出力されており第１のＤＭＡ制御
装置２０が上述したデータの転送を行っている間は第ｎ
のＤＭＡ制御装置３０からのバス５０に対する使用は調
停部６０によって保留されているが、第ｎのＤＭＡ制御
装置３０がバス使用要求信号１６０を送出してから予め
設定されている時間以上にこの保留時間が経過すると第
ｎのＤＭＡ制御装置３０からは割込制御回路７０に対し
て割込信号１３０を出力する。割込制御回路７０は割込
信号１３０が入力されると、緊急割込信号１７０をＣＰ
Ｕ１０に出力する。
使用許可信号１５５が出力されており第１のＤＭＡ制御
装置２０が上述したデータの転送を行っている間は第ｎ
のＤＭＡ制御装置３０からのバス５０に対する使用は調
停部６０によって保留されているが、第ｎのＤＭＡ制御
装置３０がバス使用要求信号１６０を送出してから予め
設定されている時間以上にこの保留時間が経過すると第
ｎのＤＭＡ制御装置３０からは割込制御回路７０に対し
て割込信号１３０を出力する。割込制御回路７０は割込
信号１３０が入力されると、緊急割込信号１７０をＣＰ
Ｕ１０に出力する。
【００１５】なお、第１のＤＭＡ制御装置２０も、第ｎ
のＤＭＡ制御装置３０と同様にバス使用要求信号を要求
してからバス調停部６０によってバス５０の使用を保留
された場合には、予め決められた一定時間経過すると、
割込信号１２０を出力するように設定しておく、また割
込制御回路７０は割込信号１２０が加えられたときにも
、割込信号１３０が加えられたときと同様に緊急割込信
号１７０を出力する。
のＤＭＡ制御装置３０と同様にバス使用要求信号を要求
してからバス調停部６０によってバス５０の使用を保留
された場合には、予め決められた一定時間経過すると、
割込信号１２０を出力するように設定しておく、また割
込制御回路７０は割込信号１２０が加えられたときにも
、割込信号１３０が加えられたときと同様に緊急割込信
号１７０を出力する。
【００１６】ＣＰＵ１０は第１のＤＭＡ制御装置２０が
バス５０を介して行っているデータ転送の状態を監視し
ており、上述の緊急割込信号１７０が入力されると、バ
ス調停部６０が第１のＤＭＡ制御装置２０および第ｎの
ＤＭＡ制御装置３０のそれぞれに対応して内部に持つフ
ラグレジスタ２５および３５の内のフラグレジスタ２５
に対してバス５０を介してのデータ転送に同期したフラ
グ設定信号を出力する。このフラグ設定信号の送出のタ
イミングは適切な時刻となるようにＣＰＵ１０が設定す
るものとする。バス調停部６０内のフラグレジスタ２５
はフラグ設定信号が受信されている間はフラグが設定さ
れる。第１のＤＭＡ制御装置２０からバス調停部６０に
出力されるバス使用要求信号１５０はこのフラグレジス
タ２５によって制御されフラグレジスタ２５が設定され
ているときには、バス使用要求信号１５０をバス調停部
６０の入力端でマスクし、バス調停部６０の内部にバス
使用要求信号１５０が伝達されるのを遮断する。このよ
うな状態では第ｎのＤＭＡ制御装置３０から出力されて
いるバス使用要求信号１６０のみがバス調停部６０に入
力されているから、バス調停部６０は今まで第１のＤＭ
Ａ制御装置２０に出力していたバス使用許可信号１５５
の出力を中止し、第ｎのＤＭＡ制御装置３０に対するバ
ス使用許可信号１６５を出力する。従って、第１のＤＭ
Ａ制御装置２０はその動作を停止して、第ｎのＤＭＡ制
御装置３０がバス５０を使用してデータの転送制御を開
始する。しかしながら、ＣＰＵ１０がバス調停部６０の
フラグレジスタ２５に出力するフラグ設定信号はすでに
説明した一定時間が経過すると断となるので、フラグレ
ジスタ２５のフラグの設定は解除され、第１のＤＭＡ制
御装置１０から出力されているバス使用要求信号１５０
に対するマスク作用が解除されるので、バス調停部６０
の内部にこのバス使用要求信号１５０が入力されるので
、再びバス調停部６０はバス５０の使用順位の高い第１
のＤＭＡ制御装置２０に対して、バス使用許可信号１５
５を出力すると同時に第ｎのＤＭＡ制御装置３０に出力
していたバス使用許可信号１６５の出力を停止する。
バス５０を介して行っているデータ転送の状態を監視し
ており、上述の緊急割込信号１７０が入力されると、バ
ス調停部６０が第１のＤＭＡ制御装置２０および第ｎの
ＤＭＡ制御装置３０のそれぞれに対応して内部に持つフ
ラグレジスタ２５および３５の内のフラグレジスタ２５
に対してバス５０を介してのデータ転送に同期したフラ
グ設定信号を出力する。このフラグ設定信号の送出のタ
イミングは適切な時刻となるようにＣＰＵ１０が設定す
るものとする。バス調停部６０内のフラグレジスタ２５
はフラグ設定信号が受信されている間はフラグが設定さ
れる。第１のＤＭＡ制御装置２０からバス調停部６０に
出力されるバス使用要求信号１５０はこのフラグレジス
タ２５によって制御されフラグレジスタ２５が設定され
ているときには、バス使用要求信号１５０をバス調停部
６０の入力端でマスクし、バス調停部６０の内部にバス
使用要求信号１５０が伝達されるのを遮断する。このよ
うな状態では第ｎのＤＭＡ制御装置３０から出力されて
いるバス使用要求信号１６０のみがバス調停部６０に入
力されているから、バス調停部６０は今まで第１のＤＭ
Ａ制御装置２０に出力していたバス使用許可信号１５５
の出力を中止し、第ｎのＤＭＡ制御装置３０に対するバ
ス使用許可信号１６５を出力する。従って、第１のＤＭ
Ａ制御装置２０はその動作を停止して、第ｎのＤＭＡ制
御装置３０がバス５０を使用してデータの転送制御を開
始する。しかしながら、ＣＰＵ１０がバス調停部６０の
フラグレジスタ２５に出力するフラグ設定信号はすでに
説明した一定時間が経過すると断となるので、フラグレ
ジスタ２５のフラグの設定は解除され、第１のＤＭＡ制
御装置１０から出力されているバス使用要求信号１５０
に対するマスク作用が解除されるので、バス調停部６０
の内部にこのバス使用要求信号１５０が入力されるので
、再びバス調停部６０はバス５０の使用順位の高い第１
のＤＭＡ制御装置２０に対して、バス使用許可信号１５
５を出力すると同時に第ｎのＤＭＡ制御装置３０に出力
していたバス使用許可信号１６５の出力を停止する。
【００１７】同様に、第ｎのＤＭＡ制御装置３０のみが
最初にバス使用要求信号１６０を出力しバス調停部６０
が第ｎのＤＭＡ制御装置３０にバス使用許可信号１６５
を出力した状態にあるとき、第１のＤＭＡ制御装置２０
がバス使用要求信号１５５をバス調停部６０に出力しこ
のバス調停部６０によってその要求が保留されて、予め
設定された時間が経過すると第１のＤＭＡ制御装置２０
から割込信号１２０が出力される。この割込信号１２０
が出力されると、割込制御回路７０は割込信号１３０が
入力されたときと同様な動作を行い、その結果ＣＰＵ１
０からはフラグ設定信号がバス調停部６０内のフラグレ
ジスタ３５に出力される。フラグレジスタ３５にＣＰＵ
１０からフラグ設定信号が出力されると、フラグが設定
され第ｎのＤＭＡ制御装置３０からバス調停部６０に入
力されるバス使用要求信号１６０をその入力端でマスク
して、このバス使用要求信号１６０がバス調停部６０の
内部に伝達されるのをマスクする。従って、このような
状態では、ＣＰＵ１０からフラグレジスタ３５にフラグ
設定信号が出力されている間は、今まで説明したと同様
に、バス５０の使用権は第ｎのＤＭＡ制御装置３０から
第１のＤＭＡ制御装置２０に移ることになる。
最初にバス使用要求信号１６０を出力しバス調停部６０
が第ｎのＤＭＡ制御装置３０にバス使用許可信号１６５
を出力した状態にあるとき、第１のＤＭＡ制御装置２０
がバス使用要求信号１５５をバス調停部６０に出力しこ
のバス調停部６０によってその要求が保留されて、予め
設定された時間が経過すると第１のＤＭＡ制御装置２０
から割込信号１２０が出力される。この割込信号１２０
が出力されると、割込制御回路７０は割込信号１３０が
入力されたときと同様な動作を行い、その結果ＣＰＵ１
０からはフラグ設定信号がバス調停部６０内のフラグレ
ジスタ３５に出力される。フラグレジスタ３５にＣＰＵ
１０からフラグ設定信号が出力されると、フラグが設定
され第ｎのＤＭＡ制御装置３０からバス調停部６０に入
力されるバス使用要求信号１６０をその入力端でマスク
して、このバス使用要求信号１６０がバス調停部６０の
内部に伝達されるのをマスクする。従って、このような
状態では、ＣＰＵ１０からフラグレジスタ３５にフラグ
設定信号が出力されている間は、今まで説明したと同様
に、バス５０の使用権は第ｎのＤＭＡ制御装置３０から
第１のＤＭＡ制御装置２０に移ることになる。
【００１８】また、第１のＤＭＡ制御装置２０と第ｎの
ＤＭＡ制御装置３０からバス使用要求信号１５０と１６
０とがバス調停部６０に出力され、前述したように、バ
ス５０はこれら２台のＤＭＡ制御装置が交互に使用して
いる場合で、緊急にＣＰＵ１０がバス５０を使用する場
合には、ＣＰＵ１０からバス調停部６０に対してバス使
用要求信号１４０を出力するとともにフラグレジスタ２
５と３５とに対してフラグ設定信号を予め設定された時
間の間出力すれば、上述した二つのＤＭＡ制御装置から
出力されているバス使用要求信号１５０と１６０とは同
時にマスクされるので、直ちにＣＰＵ１０がバス調停装
置６０からバス５０へバス使用許可信号が出力されバス
５０の使用権を与えられることになるので、ＣＰＵ１０
がバス５０の使用要求信号１４０を出力してから短時間
でバス５０を使用することができる。
ＤＭＡ制御装置３０からバス使用要求信号１５０と１６
０とがバス調停部６０に出力され、前述したように、バ
ス５０はこれら２台のＤＭＡ制御装置が交互に使用して
いる場合で、緊急にＣＰＵ１０がバス５０を使用する場
合には、ＣＰＵ１０からバス調停部６０に対してバス使
用要求信号１４０を出力するとともにフラグレジスタ２
５と３５とに対してフラグ設定信号を予め設定された時
間の間出力すれば、上述した二つのＤＭＡ制御装置から
出力されているバス使用要求信号１５０と１６０とは同
時にマスクされるので、直ちにＣＰＵ１０がバス調停装
置６０からバス５０へバス使用許可信号が出力されバス
５０の使用権を与えられることになるので、ＣＰＵ１０
がバス５０の使用要求信号１４０を出力してから短時間
でバス５０を使用することができる。
【００１９】
【発明の効果】以上説明したように、本発明のバス調停
回路は、特定のＤＭＡ制御装置が長時間バスを専有して
使用することを防止し、バスの優先使用順位の低いＤＭ
Ａ制御装置に対してもバスの使用を許可する機会を与え
ることができ、かつこれらのＤＭＡ制御装置がバスを使
用している場合にＣＰＵが緊急にバスを使用したい場合
にも、フラグ設定信号をＣＰＵから出力することによっ
て従来のこの種のバス調停回路よりも短時間の内にＣＰ
Ｕがバスを使用することができるという効果を有してい
る。
回路は、特定のＤＭＡ制御装置が長時間バスを専有して
使用することを防止し、バスの優先使用順位の低いＤＭ
Ａ制御装置に対してもバスの使用を許可する機会を与え
ることができ、かつこれらのＤＭＡ制御装置がバスを使
用している場合にＣＰＵが緊急にバスを使用したい場合
にも、フラグ設定信号をＣＰＵから出力することによっ
て従来のこの種のバス調停回路よりも短時間の内にＣＰ
Ｕがバスを使用することができるという効果を有してい
る。
【図１】本発明のバス調停回路の一実施例を示すブロッ
ク図である。
ク図である。
１０ ＣＰＵ
２０ 第１のＤＭＡ制御装置
２５ フラグレジスタ
３０ 第ｎのＤＭＡ制御装置
３５ フラグレジスタ
４０ 内部記憶装置
５０ バス
６０ バス調停部
７０ 割込制御回路
Claims (1)
- 【請求項１】 マイクロプログラムに従って動作する
ＣＰＵと前記ＣＰＵがもつ内部記憶装置と前記内部記憶
装置と外部記憶装置あるいは前記ＣＰＵの上位装置の間
のデータの入出力を制御する複数のＤＭＡ制御装置とが
バスを介して接続され前記ＣＰＵおよび前記ＤＭＡ制御
装置が前記バスを使用する際に予め決められた優先順位
に基づいて同一時刻において前記ＣＰＵと前記複数のＤ
ＭＡ制御装置の内の一つに前記バスの使用権を与えるバ
ス調停回路において、前記複数のＤＭＡ制御装置にそれ
ぞれ対応して設けられフラグ設定信号が入力されている
間はフラグが設定され前記対応したＤＭＡ制御装置から
出力される前記バスの使用を要求するバス使用要求信号
をマスクし前記フラグが設定されていないときは対応す
るＤＭＡ制御装置からのバス使用要求信号をそのまま通
過させるマスク手段を有し前記マスク手段を介して前記
複数のＤＭＡ制御装置および前記ＣＰＵの内の２以上か
ら同時刻に前記バス使用要求信号を受信すると予め定め
られた優先順位に従って前記バス使用要求信号を送出し
た前記ＤＭＡおよび前記ＣＰＵの内の一つに対して前記
バスの使用権を与えるバス使用許可信号を出力するバス
調停部と、前記バス使用許可信号が与えられて間のみ前
記バスを使用する動作が可能であり前記バスを使用して
いる間は前記使用要求信号を連続して出力し前記バス調
停部により前記バスの使用が保留され前記バス使用要求
信号の出力を開始してから予め定められた時間経過する
と割込信号を出力する手段を有する前記複数のＤＭＡ制
御装置と、前記割込信号のすべてを入力とし前記割込信
号の内少なくとも一つを受信すると緊急割込信号を出力
する割込制御回路と、前記緊急割込信号を受信すると前
記割込信号を出力した前記ＤＭＡ制御装置以外の前記Ｄ
ＭＡ制御装置に対応して設けられている前記フラグレジ
スタに対して前記フラグ設定信号を予め定められた時間
に亘り出力する手段と前記ＣＰＵがバスを優先的に使用
する必要が生じたとき前記すべてのフラグレジスタに対
して予め定められた時間に亘り前記フラグ設定信号を出
力する手段とを有する前記ＣＰＵとを備えたこと特徴と
するバス調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3698591A JPH04276845A (ja) | 1991-03-04 | 1991-03-04 | バス調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3698591A JPH04276845A (ja) | 1991-03-04 | 1991-03-04 | バス調停回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04276845A true JPH04276845A (ja) | 1992-10-01 |
Family
ID=12485047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3698591A Pending JPH04276845A (ja) | 1991-03-04 | 1991-03-04 | バス調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04276845A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000031647A1 (en) * | 1998-11-26 | 2000-06-02 | Matsushita Electric Industrial Co., Ltd. | Image processing device |
| KR100451722B1 (ko) * | 2000-02-25 | 2004-10-08 | 엘지전자 주식회사 | 직접 메모리 액세스 제어 장치 |
-
1991
- 1991-03-04 JP JP3698591A patent/JPH04276845A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000031647A1 (en) * | 1998-11-26 | 2000-06-02 | Matsushita Electric Industrial Co., Ltd. | Image processing device |
| US7038737B1 (en) | 1998-11-26 | 2006-05-02 | Matsushita Electric Industrial Co., Ltd. | Image processing device |
| KR100451722B1 (ko) * | 2000-02-25 | 2004-10-08 | 엘지전자 주식회사 | 직접 메모리 액세스 제어 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010807 |