JPH023851A - ダイレクトメモリアクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 ［概要］ 複数のチャネルとメモリとの間でデータ転送が直接材な
われるダイレクトメモリアクセス（ＤＭＡ）装置に間し
、 バスの使用状態にかかわらず効率的なデータ転送が可能
となるダイレクトメモリアクセス装置の提供を目的とし
、 バス支配権獲得の要求にかかるチャネルのうち、最も優
先順位が高いチャネルに対し、バスの支配Ｉｌ！得を許
可するバス支配権管理手段と、チャネル毎に設けられ、
対応チャネルのバス支配権獲得を要求し、該チャネルに
対して前記支配権の獲得が許可されたときにバスを使用
して該チャネルのダイレクトメモリアクセスを行なう複
数のメモリアクセス手段と、メモリアクセス手段からバ
ス支配権管理手段へ与えられる前記要求を設定時間だけ
各々遅延させる複数の要求遅延手段と、を有する、こと
により構成される。

［産業上の利用分野］ 本発明は、複数のチャネルとメモリとの間でＤＭＡ方式
によりデータ転送が行なわれるダイレクトメモリアクセ
ス装置に間するものである。

この装置は多数の回線を制御するシステムにおいて使用
でき、その種のシステムでは各回線が互いに別のチャネ
ルとされる。

そしてＤＭＡ転送を行なえるチャネルはバス使用権獲得
の優先順位にしたがって決定され、データ転送はしばし
ばシングルステップモードで行なわれる。

［従来の技術］ 第４図にはシングルステップモードでＤＭＡ転送を行な
う回線制御装置の例が示されており、メモリ４０（主メ
モリ）とチャネル１．２．３．４のＩ１０レジスタ４２
−１．４２−２．４２−３゜４２−４との間で、データ
転送がＤＭＡコントローラ４４−Ｌ　４４−２．４４−
３．４４−４により各々行なわれている。

そしてＩ１０レジスタ４２−１．４２−２．４２−３．
４２−４及び回線を介して他の装置との閏でデータ通信
が各々行なわれており、上記データ転送が行なわれるこ
とにより、各回線のデータがメモリ４０に書き込まれ、
メモリ４０のデータが各回線へ送出される。

またバス４６の使用権を獲得してデータ転送をメモリ４
０との間で行えるチャネル１．　２．　３又は４はプラ
イオリティエンコーダ・デコーダ４８により決定されて
おり、プライオリティエンコーダ・デコーダ４８では使
用権を獲得できるチャネルが第５図に内容の示される真
理値表にしたがって決定されている。

これらチャネル１．　２．　３．４の回線側から■１０
レジスタ４２−１．４２−２．４２−３．４２−４を介
してＤＭＡコントローラ４４−１．４４−２．４４−３
．４４−４へ入出力要求信号ｌ１０ＲＥＱ１．ｌ１０Ｒ
ＥＱ２．ｌ１０ＲＥＱ３゜ｌ１０ＲＥＱ４が与えられる
と、ＤＭＡコントローラ４４−１．４４−２．４４−３
．４４−４からプライオリティエンコーダ・デコーダ４
８へバス支配権獲得の要求信号ＢＲＥＱ１．ＢＲＥＱ２
゜ＢＲＥＱ３．ＢＲＥＱ４が発せられる。

そのプライオリティエンコーダ・デコーダ４８でバス４
６の支配権を獲得できるチャネルが第５図の内容にした
がって決定されると、これに該当したチャネルのＤＭＡ
コントローラ４４−１．４４−２．４４−３又は４４−
４へバス支配権獲得の許可信号ＰＲＮ−１，ＰＲＮ−２
，ＰＲＮ−３又はＰＲＮ−４が出力される。

第５１！ｌにおいてはバス支配権獲得が値”１”で許可
されることが、値”０”で許可されないことが各々示さ
れており、同図（Ｄ＞、（Ｅ）、（Ｆ）からも理解され
るように、バス支配権の獲得はチャネル１．チャネル２
．チャネル３．チャネル４の順位で優先されている。

第６図ではこの従来例の作用が説明されており、バス４
６は同図（Ａ）のバス信号ＢＵＳＹがＨレベルのときに
空となっている。

そして同図（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）において、
バス支配権獲得の要求信号ＢＲＥＱＩ。

ＢＲＥＱ２．ＢＲＥＱ３．ＢＲＥＱ４がＤＭＡコントロ
ーラ４４−１．４４−２．４４−３．４４−４から連続
して順次送出されており、この場合には最も優先順位の
高いチャネルｌとの間でＤＭＡ転送が最初に行なわれる
。

そのＤＭＡ転送が終了したときには、チャネル２の優先
順位が最も高くなるので、次にチャネル２との開で同図
（Ｇ）のようにＤＭＡ転送が行なわれる。

そしてチャネル２との間のデータ転送が終了すると、シ
ングルステップモードによりチャネルｌからバス支配権
獲得の要求信号ＲＥＱＩが同図（Ｂ）のように繰り返し
て発せられるので、同図（Ｆ）のようにチャネル１との
閏でＤＭＡ転送が再び開始される。

したがって同図（Ｄ）、　　（Ｅ）のようにチャネル３
，４からバス支配権獲得の要求信号ＢＲＥＱ３、ＢＲＥ
Ｑ４が発せられているにもかかわらず、同図（Ｈ）、（
１）のようにそれらチャネル３゜４に対しては許可信号
ＰＲＮ３．ＰＲＮ４が発せられず、これらとの間ではＤ
ＭＡ転送が行なわれない。

［発明が解決しようとする問題点３ 以上のように従来においては、各チャネルとメモリ４０
との間でシングルステップモードのＤＭＡ転送が開始さ
れると、バス４６が優先順位の高いチャネルに占有され
る。

このため、バス使用権獲得の優先順位が低いチャネルは
バス支配権を獲得できず、ＤＭＡ転送を行なえない。

したがって、優先順位が低いチャネルがデータ転送を要
求している状態であっても、実際にデータ転送が行なわ
れるのは優先順位が高いわずかな数のチャネルのみとな
り、データ転送の効率が全体として低下する。

本発明は上記従来の課題に鑑みてなされたものであり、
その目的は、バスの支配権を優先順位の高いチャネルに
占有させない効率的なメモリアクセスが可能となるダイ
レクトメモリアクセス装置を提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明に係る装置は第１図
のように構成されている。

同図のバス支配権管理手段（１２）では、バス支配権獲
得の要求にかかるチャネルのうち、最も圏先ｌ１ｌＩＩ
位が高いチャネルに対し、バス１０の支配権獲得を許可
するバス支配権管理が行なわれる。

またメモリアクセス手段１４−１．１４−２・・・１４
−ｎ　（４４−１，４４−２，４４−３゜４４−４・・
・４４−１５）はチャネル毎に設けられ、対応チャネル
のバス支配権獲得を要求でき、該チャネルに前記支配権
の獲得が許可されると、バス１０を使用してダイレクト
メモリアクセスを行なえる。

そして、メモリアクセス手段１４−１．１４−２・・・
１４−ｎからバス支配権管理手段１２へ与えられる前記
要求は、要求遅延手段１６−１゜１６−２・・・１６−
ｎにより、設定時間だけ各々遅延される。

［１乍用］ 本発明では、各チャネルのバス支配権獲得要求が遅延さ
れ、したがって後に発生した優先順位の高い要求が遅延
される。

このため先に発生した優先順位の低いチャネルでも、上
記遅延により生じた間隙を利用してバス使用権を獲得で
き、遅延時間の設定によっては各チャネルがメモリを平
等にアクセスすることも可能となる。

［実施例コ 以下、図面に基づいて本発明に係る装置の好適な実施例
を説明する。

第２図には回線制御装置の例が説明されており、この例
ではチャネル数が１５とされている。

そしてチャネル１はＨＬＤ用とされており、４８Ｋｂｐ
ｓの４回線に対応している。

またチャネル２．チャネル３・・・チャネル１５はＣＤ
Ｔ用とされており、１２００ｂｐｓの４４ｂｉｔフオー
マツトで最大３回線に対応でき、それらの総数は３２回
線とされている。

ここで、チャネル１，２．３・・・１５のＤＭＡコント
ローラ４４−１．４４−２．４４−３・・・４４−１５
から出力されたバス支配権獲得の要求信号ＢＲＥＱ１．
２．３φψ番１５は遅延回路５０−１．５０−２．５０
−３・・・５０−１５を各々介してプライオリティエン
コーダ・デコーダ４８に与えられている。

これら遅延回路５０−１．５０−２．５０−３・・・５
０−１５による信号遅延時間はチャ・ネル１．２．３・
・・１５にバス支配権が均等に振り分けられるように設
定されており、次にその設定例を説明する。

チャネルｌとの閏で１回に１６ｂｉｔ＝１ワードのアク
セスが行なわれる場合には、 １０００Ｘ１０００Ｘ１６ ＝８３（μ５ｅｃ） ４８Ｘ１０００Ｘ４ の式で示されるように、チャネル１は少なくとも８３μ
Ｓｅｃ毎にバス支配権を獲得することが必要となる。

また、ＣＤＴ４４ｂ　ｉ　ｔが２ワードとなるので、１
０００Ｘ１００ＯＸ　　（４４／２）２００Ｘ３ ＝６１　１　１（μ５ｅｃ） の式で示されるように、チャネル２．３・・・１５は少
なくとも８１１１ｔ１ｓｅｃ毎にバス支配権を獲得する
ことが必要となる。

ざらに各チャネルが入出力を行なう毎に要するバス占有
時間が２μｓｅｃとなるバス性能が要求されると場合、
１５回線にバス支配権を均等に振り分けるためには、 ２Ｘ１５＝３０（μ５ｅｃ） の式で示されるように、３０μｓｅｃの遅延時間が必要
となる。

その遅延時間（＝３０μ５ｅｃ）はＨＤＬ、ＣＤＴの上
記最短アクセス周期（＝８３μＳｅＣ＋＝６１１１ｇｓ
ｅｃ）より短く、このため３０μｓｅｃだけバス支配権
獲得の要求信号ＢＲＥＱＩ。

ＢＲＥＱ２．ＢＲＥＱ３・・・ＢＲＥＱ１５を遅延さぜ
ることにより、要求された性能を満たしながら、全ての
チャネルにバス支配権を均等に振り分けることが可能と
なる。

第３図では本実施例の作用が説明されており、同図では
チャネル１．２．　３．４にバス支配権が均等に振り分
けられる。

ここでも従来例と同様に同図（Ｂ）、（Ｃ）。

（Ｄ）、（Ｅ）のようにバス支配権獲得の要求信号ＢＲ
ＥＱ１．ＢＲＥＱ２．ＢＲＥＱ３．ＢＲＥＱ４が順次発
生しているが、それらは遅延回路５０−１．５０−２．
５０−３．５０−４により遅延されるので、同図（Ｂ）
、（Ｃ）のように要求信号ＢＲＥＱＩ、ＢＲＥＱ２が所
要時間だけ遅延される（信号ＢＲＥＱ３．ＢＲＥＱ・・
・も同様）このため、同図（Ｆ）のようにチャネル１の
メモリアクセスが行なわれ、同図（Ｇ）のようにチャネ
ル２のメモリアクセスが行なわれたときには、同図（Ｂ
）のように要求信号ＢＲＥＱＩが遅延しているので、同
図（Ｄ）、（Ｅ）の相競合する要求信号ＢＲＥＱ３．Ｂ
ＲＥＱ４のうち、優先順位の高いチャネル３のアクセス
が同１！Ｉ　（Ｈ）のように許可される。

そのメモリアクセスが終了したときにおいても要求信号
ＢＲＥＱ１．ＢＲＥＱ２が同図（Ｂ）。

（Ｃ）のように同図（Ｅ）の信号ＢＲＥＱ４より遅延し
ているので、同図（Ｉ）のように最も優先順位の低いチ
ャネル４に対してバス支配権の獲得が許可され、このチ
ャネル４のメモリアクセスが行なわれる。

なお、そのアクセス中において、同ｔ！ｔ　（Ｂ）のよ
うに遅延したチャネル１の要求信号ＢＲＥＱＩがプライ
オリティエンコーダ・デコーダ４８に与えられ、したが
ってチャネル１のメモリアクセスはチャネル３．４の後
に行なわれる。

以上説明したように本実施例によれば、バス支配権獲得
の要求が所定時間ずつ遅延されることにより、小数の特
定なチャネル（１，２・・・）にバス４６を占有させる
ことなく、すべてのチャネル１．２．３・・−１５へバ
ス支配権を均等に振り分けることが可能となる。

したがって優先順位の異なるチャネルｌ、２゜３・・・
１５が平等にメモリアクセスを行なえ、このため効率よ
くデータ通信を行なうことが可能となる。

また本実施例によれば、遅延回路５０−１．　５０−２
．５０−３・・・１５０−１０がＤＭＡコント　ロ　−
　ラ　４４−１．　　４４−２．　　４４−３　　争　
　１１４４４−１５側に設けられ、プライオリティエン
コーダ・デコーダ４８側に設けられていないので、遅延
回路５０−１．５０−２．５０−３・・・５〇−１５の
遅延時間設定を対応の回線に応じて容易に行なうことが
可能となる。

なお、遅延時間５０−１．５０−２．５０−３・・・５
０−１５に相当した手段をプライオリティエンコーダ・
デコーダ４８側に設けることも可能である。

［発明の効果］ 以上説明したように本発明によれば、バス支配権獲得の
要求が所定時間ずつ遅延されるので、複数のチャネルと
メモリとの間でシングルステップモードによりダイレク
トメモリアクセスが行なわれる場合であっても、優先順
位の低いチャネルがメモリアクセスを行え、このため優
先順位の高いチャネルへのメモリアクセス集中を回避し
て［ｉのデータ転送を効率化することが可能となる。

【図面の簡単な説明】

第１図は発明の原理説明図、 第２図は実施例の構成説明図、 第３図は実施例の作用説明図、 第４図は従来装置の構成説明図、 第５図はバス支配権獲得の優先順位説明図、第６図は従
来装置の作用説明図である。 ４０・・・メモリ ４２−１．４２−２．４２−３．４２−４・争・４２−
１５・・・Ｉ１０レジスタ ４４−１．４４−２．４４−３．４４−４・Φ・４４−
１５・・・ＤＭＡコントローラ４６・・φバス ４日・・・プライオリティエンコーダ拳デコーダ ５０−１．５０−２．５０−３・　・−５０−１５・・
・遅延回路

Claims (1)

1. 【特許請求の範囲】 バス支配権獲得の要求にかかるチャネルのうち、最も優
   先順位が高いチャネルに対し、バス（１０）の支配権獲
   得を許可するバス支配権管理手段（１２）と、 チャネル毎に設けられ、対応チャネルのバス支配権獲得
   を要求し、該チャネルに対して前記支配権の獲得が許可
   されたときにバス（１０）を使用して該チャネルのダイ
   レクトメモリアクセスを行なう複数のメモリアクセス手
   段（１４−１、１４−２・・・１４−ｎ）と、 メモリアクセス制御手段（１４−１、１４−２・・・１
   ４−ｎ）からバス支配権管理手段（１２）へ与えられる
   前記要求を設定時間だけ各々遅延させる複数の要求遅延
   手段（１６−１、１６−２・・・１６−ｎ）と、 を有する、ことを特徴とするダイレクトメモリアクセス
   装置。