JPH04277696A - 多層配線基板及びその製造方法 - Google Patents
多層配線基板及びその製造方法Info
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- JPH04277696A JPH04277696A JP3039833A JP3983391A JPH04277696A JP H04277696 A JPH04277696 A JP H04277696A JP 3039833 A JP3039833 A JP 3039833A JP 3983391 A JP3983391 A JP 3983391A JP H04277696 A JPH04277696 A JP H04277696A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高集積ＬＳＩ、終端抵
抗、コンデンサなどを高密度に実装する薄膜多層配線基
板およびその製造方法に関する。また、これを用いるモ
ジュール、さらにはコンピュ−タに関する。
抗、コンデンサなどを高密度に実装する薄膜多層配線基
板およびその製造方法に関する。また、これを用いるモ
ジュール、さらにはコンピュ−タに関する。
【０００２】
【従来の技術】従来の薄膜多層配線基板の製造方法を第
１図に示した工程図を例として説明する。第１図（ａ）
に示すように、基板１の上面全面にわたって、めっき電
極となる下地金属膜２を形成する。その上面に第１図（
ｂ）に示すように、所望の導体配線パターンの形状に溝
加工されたレジスト層３を形成する。しかる後、露呈し
た溝の底部４の下地金属膜２を電極として電気めっき（
銅）を行ない、第１図（ｃ）に示すようにレジスト３の
溝部分４を選択的に導体充填して、配線導体、ビアホ−
ル導体、スルーホール導体あるいはグランド層導体５を
形成する。次いで、第１図（ｄ）に示すようにレジスト
３を除去して導体５を露出させた後、第１図（ｅ）に示
すように導体５の下部に対接する部分以外の下地金属膜
２をエッチング除去する。次に、第１図（ｆ）に示すよ
うに基板１の上面全面に導体５を包むようにポリマー絶
縁層６を形成した後、第１図（ｇ）に示すように研削、
研磨などにより導体５の上面を露呈させるとともに、絶
縁膜６の表面を平面に研磨する。上記の工程を逐次複数
回繰り返して多層配線基板を製造する。なお、この種の
技術に関連する文献としては、例えばプロシーディング
ス・オブ・ザ・サーティフオース・イー・シー・シー・
〈エレクトロニック・コンポーネント・コンファレンス
〉（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ３４ｔｈ
ＥＣＣ 〈Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎ
ｔ Ｃｏｎｆｅｒｅｎｃｅ〉）ｐ８２−８７’８４があ
る。
１図に示した工程図を例として説明する。第１図（ａ）
に示すように、基板１の上面全面にわたって、めっき電
極となる下地金属膜２を形成する。その上面に第１図（
ｂ）に示すように、所望の導体配線パターンの形状に溝
加工されたレジスト層３を形成する。しかる後、露呈し
た溝の底部４の下地金属膜２を電極として電気めっき（
銅）を行ない、第１図（ｃ）に示すようにレジスト３の
溝部分４を選択的に導体充填して、配線導体、ビアホ−
ル導体、スルーホール導体あるいはグランド層導体５を
形成する。次いで、第１図（ｄ）に示すようにレジスト
３を除去して導体５を露出させた後、第１図（ｅ）に示
すように導体５の下部に対接する部分以外の下地金属膜
２をエッチング除去する。次に、第１図（ｆ）に示すよ
うに基板１の上面全面に導体５を包むようにポリマー絶
縁層６を形成した後、第１図（ｇ）に示すように研削、
研磨などにより導体５の上面を露呈させるとともに、絶
縁膜６の表面を平面に研磨する。上記の工程を逐次複数
回繰り返して多層配線基板を製造する。なお、この種の
技術に関連する文献としては、例えばプロシーディング
ス・オブ・ザ・サーティフオース・イー・シー・シー・
〈エレクトロニック・コンポーネント・コンファレンス
〉（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ３４ｔｈ
ＥＣＣ 〈Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎ
ｔ Ｃｏｎｆｅｒｅｎｃｅ〉）ｐ８２−８７’８４があ
る。
【０００３】
【発明が解決しようとする課題】前記の従来技術の一番
困難な問題は、Ｘ、Ｙ方向の導体配線層、ビアホ−ル層
、スルーホール層、グランド層などの各層毎にレジスト
の形成と除去、下地金属膜の形成と除去、永久絶縁層の
形成、およびこの平坦化のための研削、研磨などを必要
とし、工程数が極めて多く、リードタイムが著しく長く
、量産性が著しく劣り実用的ではないということにある
。
困難な問題は、Ｘ、Ｙ方向の導体配線層、ビアホ−ル層
、スルーホール層、グランド層などの各層毎にレジスト
の形成と除去、下地金属膜の形成と除去、永久絶縁層の
形成、およびこの平坦化のための研削、研磨などを必要
とし、工程数が極めて多く、リードタイムが著しく長く
、量産性が著しく劣り実用的ではないということにある
。
【０００４】また、単に工程数が多いだけでなく、ポリ
マーの研削、研磨などプロセス中の異物を生じやすい工
程を含んでおり、異物排除のための洗浄、その欠陥検査
など信頼性を確保するために多くの時間が消費されてし
まう欠点がある。
マーの研削、研磨などプロセス中の異物を生じやすい工
程を含んでおり、異物排除のための洗浄、その欠陥検査
など信頼性を確保するために多くの時間が消費されてし
まう欠点がある。
【０００５】本発明は、上記の工程数、研削、研磨など
の種々の問題の抜本的解決を目的としてなされたもので
あり、工程数、リードタイムを大幅に短縮し、かつポリ
マーの研削、研磨工程を不要とした量産性に極めて優れ
た多層配線基板及びその新規な製造方法、これを用いた
モジュール、さらにはコンピュ−タの製造方法を提供す
るものである。
の種々の問題の抜本的解決を目的としてなされたもので
あり、工程数、リードタイムを大幅に短縮し、かつポリ
マーの研削、研磨工程を不要とした量産性に極めて優れ
た多層配線基板及びその新規な製造方法、これを用いた
モジュール、さらにはコンピュ−タの製造方法を提供す
るものである。
【０００６】
【課題を解決するための手段】従来の多層配線基板では
、各層毎にフォトレジストの形成と除去、永久絶縁膜の
形成を必要とすること、各層毎に電気めっきの下地金属
膜の形成と除去を行なっていること、ならびに各層毎に
研削、研磨を行なっているなど、止むを得ず行なってい
るとは云え、つけたり取ったりと云う繰り返しが多い。 この問題の解決のために、諸工程を大幅削減する画期的
方法を本発明では提案するものである。
、各層毎にフォトレジストの形成と除去、永久絶縁膜の
形成を必要とすること、各層毎に電気めっきの下地金属
膜の形成と除去を行なっていること、ならびに各層毎に
研削、研磨を行なっているなど、止むを得ず行なってい
るとは云え、つけたり取ったりと云う繰り返しが多い。 この問題の解決のために、諸工程を大幅削減する画期的
方法を本発明では提案するものである。
【０００７】まず、電気めっきの下地金属膜が工程削減
のキーを握っているので、その下地金属膜の必要性につ
いて述べる。多層配線では、各層のビアホ−ルを集積す
ると全て同じ高さをもつものであるが、Ｘ方向、Ｙ方向
の配線はそれぞれ異なる長さを持っていると考えて良い
。また、各層内の各配線は相互に電気的には切断されて
いて各々に孤立していると考えて良い。従って、各配線
を全て同時に電気めっきするとなると、共通電極を設け
なければならない。それが下地金属膜の役割であり、こ
の共通電極は役割を果たした後除去しなければならない
。この操作を各層毎にやるのが従来の方法である。これ
に対して、一つの下地金属膜で複数の層を形成する場合
には、上層に行く程配線用下地膜（これは全面膜でなく
、配線の必要部のみに形成したもの）の抵抗が問題にな
る。即ち、電気めっきの被めっき面はいずれも同電位で
あることが好ましい。電位が異なるとめっきの成長速度
が異なり、膜厚にバラツキが生じる。この共通電極から
出発する各配線が配線長の差のため電気抵抗に大きな差
を持つようになると配線導体の厚さのバラツキを生ずる
こととなる。そのバラツキが無視できなくなった配線長
のところの層で、下地金属膜を共通電極として再び設け
なければならない。下地金属膜は通常１μｍ以下の厚さ
のものである。出発時点の全面に形成する下地金属膜は
その厚さで十分であるが、さらに上層の配線を形成する
場合には問題が生じる。以下述べることは同じ長さのビ
アホ−ルに対しては必要ないが、Ｘ層、Ｙ層の各配線に
対しては下地金属膜（全面）の上に必要に応じて無電解
めっきで導体を形成する。つまり上層のめっきの下地金
属膜としては、配線部のみに形成することになる。この
様にパターニングされた下地金属膜は、各下地金属膜間
、さらには同一下地金属膜でも共通電極に最も近い所と
最も遠い所では、同電位にならなくなる。これが、めっ
き成長速度の差になり、結局はめっき膜厚の差になる。 この膜厚の許容できるバラツキは±１０％程度である。 これを達成するためには、めっき液やめっき条件でも異
なるが、上記パターニングされた下地金属膜の抵抗値が
数十オーム以下であることが必要であることを実験的に
確認した。例えば、銅の下地金属膜を幅３０μｍ、膜厚
１μｍで２００ｍｍ長とすると、その下地金属膜は約１
１０Ωに達する。そこで、さらに絶縁膜の溝（幅２０μ
ｍ）に無電解銅めっきを１〜５μｍつけると、抵抗値は
７０〜２６Ωとなり、電気めっきのバラツキを±１０％
以下にすることができる。これらを下地金属膜とすると
き、通常よりも大幅に下地金属膜を厚くとることになり
、配線長の差に基づく抵抗値の差が極力少なくなり、配
線の面内厚さバラツキを許容値以内にもってくることが
可能である。例えば、配線幅寸法２０μｍ角の場合に上
記無電解めっきの厚さを５μｍとると、銅配線で、ビア
ホ−ル層→Ｘ層→ビアホ−ル層→Ｙ層→グランド層から
なる１組の信号層を途中下地金属膜なしに形成できる。 それによって、従来比で２層の下地金属膜（全面）を省
くことが出来る。但し、無電解めっきを行なうためには
配線幅と略同寸法かそれ以上の寸法パターンの下地金属
膜は必要である。なお、無電解めっきの代わりに下地金
属膜を蒸着、スパッタリング、イオンプレーテインクな
どによってあらかじめ厚く形成する手段も可能である。 この場合、さらに電気めっきで配線形成後配線が対接す
る下部の部分以外の下地金属膜（全面）をエッチング除
去する操作は当然不要となる。
のキーを握っているので、その下地金属膜の必要性につ
いて述べる。多層配線では、各層のビアホ−ルを集積す
ると全て同じ高さをもつものであるが、Ｘ方向、Ｙ方向
の配線はそれぞれ異なる長さを持っていると考えて良い
。また、各層内の各配線は相互に電気的には切断されて
いて各々に孤立していると考えて良い。従って、各配線
を全て同時に電気めっきするとなると、共通電極を設け
なければならない。それが下地金属膜の役割であり、こ
の共通電極は役割を果たした後除去しなければならない
。この操作を各層毎にやるのが従来の方法である。これ
に対して、一つの下地金属膜で複数の層を形成する場合
には、上層に行く程配線用下地膜（これは全面膜でなく
、配線の必要部のみに形成したもの）の抵抗が問題にな
る。即ち、電気めっきの被めっき面はいずれも同電位で
あることが好ましい。電位が異なるとめっきの成長速度
が異なり、膜厚にバラツキが生じる。この共通電極から
出発する各配線が配線長の差のため電気抵抗に大きな差
を持つようになると配線導体の厚さのバラツキを生ずる
こととなる。そのバラツキが無視できなくなった配線長
のところの層で、下地金属膜を共通電極として再び設け
なければならない。下地金属膜は通常１μｍ以下の厚さ
のものである。出発時点の全面に形成する下地金属膜は
その厚さで十分であるが、さらに上層の配線を形成する
場合には問題が生じる。以下述べることは同じ長さのビ
アホ−ルに対しては必要ないが、Ｘ層、Ｙ層の各配線に
対しては下地金属膜（全面）の上に必要に応じて無電解
めっきで導体を形成する。つまり上層のめっきの下地金
属膜としては、配線部のみに形成することになる。この
様にパターニングされた下地金属膜は、各下地金属膜間
、さらには同一下地金属膜でも共通電極に最も近い所と
最も遠い所では、同電位にならなくなる。これが、めっ
き成長速度の差になり、結局はめっき膜厚の差になる。 この膜厚の許容できるバラツキは±１０％程度である。 これを達成するためには、めっき液やめっき条件でも異
なるが、上記パターニングされた下地金属膜の抵抗値が
数十オーム以下であることが必要であることを実験的に
確認した。例えば、銅の下地金属膜を幅３０μｍ、膜厚
１μｍで２００ｍｍ長とすると、その下地金属膜は約１
１０Ωに達する。そこで、さらに絶縁膜の溝（幅２０μ
ｍ）に無電解銅めっきを１〜５μｍつけると、抵抗値は
７０〜２６Ωとなり、電気めっきのバラツキを±１０％
以下にすることができる。これらを下地金属膜とすると
き、通常よりも大幅に下地金属膜を厚くとることになり
、配線長の差に基づく抵抗値の差が極力少なくなり、配
線の面内厚さバラツキを許容値以内にもってくることが
可能である。例えば、配線幅寸法２０μｍ角の場合に上
記無電解めっきの厚さを５μｍとると、銅配線で、ビア
ホ−ル層→Ｘ層→ビアホ−ル層→Ｙ層→グランド層から
なる１組の信号層を途中下地金属膜なしに形成できる。 それによって、従来比で２層の下地金属膜（全面）を省
くことが出来る。但し、無電解めっきを行なうためには
配線幅と略同寸法かそれ以上の寸法パターンの下地金属
膜は必要である。なお、無電解めっきの代わりに下地金
属膜を蒸着、スパッタリング、イオンプレーテインクな
どによってあらかじめ厚く形成する手段も可能である。 この場合、さらに電気めっきで配線形成後配線が対接す
る下部の部分以外の下地金属膜（全面）をエッチング除
去する操作は当然不要となる。
【０００８】フォトレジストを塗布し、溝加工し、その
溝内に電気めっきで導体を充填し、その後でフォトレジ
ストを溶解除去するという、つけたりとったりという処
理は、その下層の下地金属膜（全面）のエッチング除去
のためのものである。従って、上記のように配線形成後
に下地金属膜のエッチング除去が不要となることは、め
っきレジストとしてフォトレジストを使わずに永久絶縁
膜を使用できるということを意味している。従って、フ
ォトレジストと永久絶縁膜の入れ替えという不都合な処
理は省くことが可能となる。また、この処理のために露
出した配線導体を包むように永久絶縁膜を塗布、硬化し
、平坦に塗布することが困難なために生じた凹凸を研削
、研磨で平坦化する処理がいらなくなる。
溝内に電気めっきで導体を充填し、その後でフォトレジ
ストを溶解除去するという、つけたりとったりという処
理は、その下層の下地金属膜（全面）のエッチング除去
のためのものである。従って、上記のように配線形成後
に下地金属膜のエッチング除去が不要となることは、め
っきレジストとしてフォトレジストを使わずに永久絶縁
膜を使用できるということを意味している。従って、フ
ォトレジストと永久絶縁膜の入れ替えという不都合な処
理は省くことが可能となる。また、この処理のために露
出した配線導体を包むように永久絶縁膜を塗布、硬化し
、平坦に塗布することが困難なために生じた凹凸を研削
、研磨で平坦化する処理がいらなくなる。
【０００９】本発明の手法でも配線層が数層毎に下地金
属膜（全面）は電気めっきを行なうために必要である。 これは所要の多層化工程が出来上ったところでエッチン
グ除去することが必要である。例えば、上記の例でいう
と信号層１組完成後、下地金属膜（全面）を除去する必
要性がある。下地金属膜（全面）を含む層（厚さ１〜２
００μｍ）は、可溶性高ガラス転移温度高耐熱性絶縁膜
を用いた絶縁層で構成する。この絶縁膜は溶剤による溶
解除去が可能であり、それによって生じた隙間に硝酸第
２セリウムアンモニウム等のエッチング液を侵入させて
下地金属膜をエッチング除去することが可能となる。下
地金属層（全面）を含む層に可溶性絶縁膜だけでなく、
下地金属膜材とは別種の金属で構成し、下地金属膜のエ
ッチング液とは別種のエッチング液で選択的に除去する
ことも可能である。
属膜（全面）は電気めっきを行なうために必要である。 これは所要の多層化工程が出来上ったところでエッチン
グ除去することが必要である。例えば、上記の例でいう
と信号層１組完成後、下地金属膜（全面）を除去する必
要性がある。下地金属膜（全面）を含む層（厚さ１〜２
００μｍ）は、可溶性高ガラス転移温度高耐熱性絶縁膜
を用いた絶縁層で構成する。この絶縁膜は溶剤による溶
解除去が可能であり、それによって生じた隙間に硝酸第
２セリウムアンモニウム等のエッチング液を侵入させて
下地金属膜をエッチング除去することが可能となる。下
地金属層（全面）を含む層に可溶性絶縁膜だけでなく、
下地金属膜材とは別種の金属で構成し、下地金属膜のエ
ッチング液とは別種のエッチング液で選択的に除去する
ことも可能である。
【００１０】上記の如くして、幾層も電気めっきで多層
配線化を逐次行なうことによってコンピュ−タなどで必
要とされるモジュールを製造することが出来る。
配線化を逐次行なうことによってコンピュ−タなどで必
要とされるモジュールを製造することが出来る。
【００１１】以下に本発明の多層配線基板の製造方法に
おいて用いる材料について述べる。まず永久絶縁膜とし
ては、ポリイミド（感光性、非感光性を問わない）、シ
アン酸エステル系レジン、エポキシレジン（感光性の有
無を問わない）、イソシアヌレート〜オキサゾリドンレ
ジンなどが使用できるが、これらに制約されるものでは
ない。可溶性絶縁膜としては、上記永久絶縁膜を可溶性
になるように化学的に変性したものでもよいし、それに
制約されるものではなく、例えば高分子量フェノールノ
ボラック、フェノキシレジンなども使用可能である。
おいて用いる材料について述べる。まず永久絶縁膜とし
ては、ポリイミド（感光性、非感光性を問わない）、シ
アン酸エステル系レジン、エポキシレジン（感光性の有
無を問わない）、イソシアヌレート〜オキサゾリドンレ
ジンなどが使用できるが、これらに制約されるものでは
ない。可溶性絶縁膜としては、上記永久絶縁膜を可溶性
になるように化学的に変性したものでもよいし、それに
制約されるものではなく、例えば高分子量フェノールノ
ボラック、フェノキシレジンなども使用可能である。
【００１２】上記永久絶縁膜には、ビアホ−ル層（スル
ーホール層も同じ）、Ｘ層、Ｙ層、グランド層の各導体
配線をめっきで導体充填するために溝加工しなければな
らないが、その手段としてはレーザ加工、プラズマ加工
、フォトリソグラフィなどのいずれかを選ぶことができ
るがこれに制約されるものではない。
ーホール層も同じ）、Ｘ層、Ｙ層、グランド層の各導体
配線をめっきで導体充填するために溝加工しなければな
らないが、その手段としてはレーザ加工、プラズマ加工
、フォトリソグラフィなどのいずれかを選ぶことができ
るがこれに制約されるものではない。
【００１３】下地金属膜としては電気めっきの電極ある
いは無電解めっきの下地となりうるもので、例えばＣｒ
／Ｃｕ／Ｃｒ，Ｔｉ／Ｃｕ／Ｔｉ，Ｔｉ，Ｃｕ，Ｚｎ，
Ｓｎ，Ｃｏ，Ｆｅ，Ｎｉ，Ｎｉ／Ｃｕ，Ｒｈ，Ｉｎなど
の金属層を蒸着、スパッタリング、イオンプレーティン
グ、電気めっき、無電解めっきなどの手段を単独あるい
は併用して形成することができる。
いは無電解めっきの下地となりうるもので、例えばＣｒ
／Ｃｕ／Ｃｒ，Ｔｉ／Ｃｕ／Ｔｉ，Ｔｉ，Ｃｕ，Ｚｎ，
Ｓｎ，Ｃｏ，Ｆｅ，Ｎｉ，Ｎｉ／Ｃｕ，Ｒｈ，Ｉｎなど
の金属層を蒸着、スパッタリング、イオンプレーティン
グ、電気めっき、無電解めっきなどの手段を単独あるい
は併用して形成することができる。
【００１４】配線導体金属としてはＡｕ，Ａｇ，Ｃｕな
ど従来から配線導体として用いられているものでもよい
。
ど従来から配線導体として用いられているものでもよい
。
【００１５】
【作用】本発明では配線導体の形成に電気めっきを用い
ているが、これは電気めっきは処理時間が短かくてすむ
ために用いているものであり、多層配線基板の製造時の
スル−プット大幅向上のためである。また、無電解めっ
きを併用しているが、これは配線長の差に基づく抵抗値
の差を極力小さくし、配線導体の厚さバラツキを極力少
なくするためである。従って、無電解めっきの厚さは、
上記の目的を達成するために必要最小限でよく、それ以
上は電気めっきを行ない所望の配線厚さを完成させるも
のである。この２つのめっきの併用によってめっき時間
を極力短くるとともに、配線厚さの面内バラツキの低減
を図るものである。
ているが、これは電気めっきは処理時間が短かくてすむ
ために用いているものであり、多層配線基板の製造時の
スル−プット大幅向上のためである。また、無電解めっ
きを併用しているが、これは配線長の差に基づく抵抗値
の差を極力小さくし、配線導体の厚さバラツキを極力少
なくするためである。従って、無電解めっきの厚さは、
上記の目的を達成するために必要最小限でよく、それ以
上は電気めっきを行ない所望の配線厚さを完成させるも
のである。この２つのめっきの併用によってめっき時間
を極力短くるとともに、配線厚さの面内バラツキの低減
を図るものである。
【００１６】電気めっきの共通電極となる最下層の下地
金属膜を含む層を可溶性絶縁膜で構成するのは、永久絶
縁膜からなる配線層が出来上がってから、可溶性絶縁膜
を溶解して下地金属膜を露出させ、その後でエッチング
除去するためである。
金属膜を含む層を可溶性絶縁膜で構成するのは、永久絶
縁膜からなる配線層が出来上がってから、可溶性絶縁膜
を溶解して下地金属膜を露出させ、その後でエッチング
除去するためである。
【００１７】
【実施例１】第１図に示すように、ベ−ス基板（セラミ
ック系でもポリマー系でもよく、また基板内に信号層を
含んでいてもよい）上にＣｒ／Ｃｕなどの下地金属膜を
合計約０．８μｍの厚さで形成する。その上部に可溶性
ポリイミド膜を厚さ３０μｍ塗布し、酸素プラズマで溝
加工する。この溝内に電気めっきで銅を充填しビアホ−
ル配線を形成する。この上層にＸ層配線導体の下部に対
接する部分に下地金属膜を設け、その上層にポリイミド
絶縁膜（非可溶性）を永久絶縁膜として厚さ２０ｍ形成
し、同様にＸ層配線パターン状に溝加工する。溝の底に
はビアホ−ル導体銅と接続されたＸ層配線パターン状の
下地金属膜が露呈するので、これを電極として電気めっ
きを行ないＸ層配線導体銅を形成する。しかる後、溶剤
により可溶性ポリイミド膜を溶解除去し、次いで下地金
属膜をエッチング除去する。この空間は、ワニス処理を
行ないビアホ−ル銅を絶縁被覆する。この上層はＸ層配
線形成プロセスに準じて逐次多層化する。
ック系でもポリマー系でもよく、また基板内に信号層を
含んでいてもよい）上にＣｒ／Ｃｕなどの下地金属膜を
合計約０．８μｍの厚さで形成する。その上部に可溶性
ポリイミド膜を厚さ３０μｍ塗布し、酸素プラズマで溝
加工する。この溝内に電気めっきで銅を充填しビアホ−
ル配線を形成する。この上層にＸ層配線導体の下部に対
接する部分に下地金属膜を設け、その上層にポリイミド
絶縁膜（非可溶性）を永久絶縁膜として厚さ２０ｍ形成
し、同様にＸ層配線パターン状に溝加工する。溝の底に
はビアホ−ル導体銅と接続されたＸ層配線パターン状の
下地金属膜が露呈するので、これを電極として電気めっ
きを行ないＸ層配線導体銅を形成する。しかる後、溶剤
により可溶性ポリイミド膜を溶解除去し、次いで下地金
属膜をエッチング除去する。この空間は、ワニス処理を
行ないビアホ−ル銅を絶縁被覆する。この上層はＸ層配
線形成プロセスに準じて逐次多層化する。
【００１８】
【実施例２】実施例１においてＸ層配線導体を形成する
に当たって電気めっきを行なう前に、無電解めっきで銅
を厚さ５μｍに溝内に充填し、次いでその上に電気めっ
きで銅を１５μｍ充填する。以下、続けてＸ層配線の上
に永久絶縁膜としてポリイミド膜を厚さ２０μｍ設け溝
加工し、溝内にＸ層配線導体を電極として電気めっきで
銅を充填し、ビアホ−ルを形成する。次にビアホ−ル層
の上にＹ層配線導体のパターン形状に下地金属膜を形成
し、その上層に永久絶縁膜のポリイミド膜を厚さ２０μ
ｍ設け溝加工し、構内に下地金属膜を電極としてＹ層配
線導体を無電解めっきで厚さ５μｍ、電気めっきで厚さ
１５μｍ形成する。次に、その上層に上記と同じように
して電気めっきでビアホ−ル層を厚さ２０μｍ形成し、
さらにその上層に電気めっきでグランド層を厚さ２０μ
ｍ形成するが、グランド層の形成には下地金属膜を必要
とする。さらに、その上層に電気めっきでビアホ−ル層
を厚さ２０μｍ形成して多層化プロセスを完了とする。 しかる後、最下層の可溶性ポリイミドと下地金属膜を溶
解除去する。このように最下層の下地金属膜を共通電極
とし、多層化工程の途中には共通電極を設けずにＸ層、
ビアホ−ル層、Ｙ層、ビアホ−ル層、グランド層、ビア
ホ−ル層と配線を延長していくことができる。但し、Ｘ
層とＹ層には無電解めっきのための配線パターン状の下
地金属膜は設ける必要があるが、これは配線導体の下部
に対接した面積で存在していればよく、全面に設ける必
要はない。なお、グランド層の中にはグランド層とは電
気的に切断された状態でビアホ−ルが存在し、この下部
のＹ層配線と電気的に接続している。従って、最下層の
共通電極である下地金属膜とグランド層の下地金属膜と
は電気的に接続されていないので、電気めっきを行なう
に当たっては、両者を外部から接続してやる必要がある
。
に当たって電気めっきを行なう前に、無電解めっきで銅
を厚さ５μｍに溝内に充填し、次いでその上に電気めっ
きで銅を１５μｍ充填する。以下、続けてＸ層配線の上
に永久絶縁膜としてポリイミド膜を厚さ２０μｍ設け溝
加工し、溝内にＸ層配線導体を電極として電気めっきで
銅を充填し、ビアホ−ルを形成する。次にビアホ−ル層
の上にＹ層配線導体のパターン形状に下地金属膜を形成
し、その上層に永久絶縁膜のポリイミド膜を厚さ２０μ
ｍ設け溝加工し、構内に下地金属膜を電極としてＹ層配
線導体を無電解めっきで厚さ５μｍ、電気めっきで厚さ
１５μｍ形成する。次に、その上層に上記と同じように
して電気めっきでビアホ−ル層を厚さ２０μｍ形成し、
さらにその上層に電気めっきでグランド層を厚さ２０μ
ｍ形成するが、グランド層の形成には下地金属膜を必要
とする。さらに、その上層に電気めっきでビアホ−ル層
を厚さ２０μｍ形成して多層化プロセスを完了とする。 しかる後、最下層の可溶性ポリイミドと下地金属膜を溶
解除去する。このように最下層の下地金属膜を共通電極
とし、多層化工程の途中には共通電極を設けずにＸ層、
ビアホ−ル層、Ｙ層、ビアホ−ル層、グランド層、ビア
ホ−ル層と配線を延長していくことができる。但し、Ｘ
層とＹ層には無電解めっきのための配線パターン状の下
地金属膜は設ける必要があるが、これは配線導体の下部
に対接した面積で存在していればよく、全面に設ける必
要はない。なお、グランド層の中にはグランド層とは電
気的に切断された状態でビアホ−ルが存在し、この下部
のＹ層配線と電気的に接続している。従って、最下層の
共通電極である下地金属膜とグランド層の下地金属膜と
は電気的に接続されていないので、電気めっきを行なう
に当たっては、両者を外部から接続してやる必要がある
。
【００１９】
【実施例３】実施例１とはベ−ス基板上に下地金属膜を
形成するところ迄はプロセスは同じである。次にフォト
レジストを厚さ２０μｍに塗布し、露光、現像によりビ
アホ−ルパターン状に溝加工する。その溝内に電気めっ
きにより銅を充填し、ビアホ−ルを形成する。次にビア
ホ−ル層の表面の全面にフッ素入りの界面活性剤を薄く
塗布し焼き付ける。次にビアホ−ル銅の周囲にフォトレ
ジストを多少残した状態で、それ以外のフォトレジスト
は全てレーザ加工で除去する。フォトレジストを除去し
た部分に電気めっきでＺｎ膜を形成する。上記でフッ素
入り界面活性剤をビアホ−ル銅上端に焼付けた目的なら
びに銅の周囲に若干のフォトレジストを残した目的は、
このＺｎめっきがビアホ−ル銅に付着しないようにする
ためである。その後のプロセスは、Ｘ層→ビアホ−ル層
→Ｙ層→ビアホ−ル層→グランド層→ビアホ−ル層と永
久絶縁膜を用いて逐次多層化するプロセスとなるが、こ
れは実施例１または２と略同様である。多層配線基板の
形成プロセスが完了後に、最下層のＺｎ膜はエッチング
液で除去し、次いでフォトレジストは溶剤で除去し、そ
の後に生じた空間はワニス処理で埋めて銅をワニスで絶
縁被覆する。
形成するところ迄はプロセスは同じである。次にフォト
レジストを厚さ２０μｍに塗布し、露光、現像によりビ
アホ−ルパターン状に溝加工する。その溝内に電気めっ
きにより銅を充填し、ビアホ−ルを形成する。次にビア
ホ−ル層の表面の全面にフッ素入りの界面活性剤を薄く
塗布し焼き付ける。次にビアホ−ル銅の周囲にフォトレ
ジストを多少残した状態で、それ以外のフォトレジスト
は全てレーザ加工で除去する。フォトレジストを除去し
た部分に電気めっきでＺｎ膜を形成する。上記でフッ素
入り界面活性剤をビアホ−ル銅上端に焼付けた目的なら
びに銅の周囲に若干のフォトレジストを残した目的は、
このＺｎめっきがビアホ−ル銅に付着しないようにする
ためである。その後のプロセスは、Ｘ層→ビアホ−ル層
→Ｙ層→ビアホ−ル層→グランド層→ビアホ−ル層と永
久絶縁膜を用いて逐次多層化するプロセスとなるが、こ
れは実施例１または２と略同様である。多層配線基板の
形成プロセスが完了後に、最下層のＺｎ膜はエッチング
液で除去し、次いでフォトレジストは溶剤で除去し、そ
の後に生じた空間はワニス処理で埋めて銅をワニスで絶
縁被覆する。
【００２０】
【実施例４】実施例１〜３のプロセスを用いて信号層１
組を形成し、連続して同じプロセスに従って信号層２組
目を形成する。以下必要に応じてｎ組の信号層を逐次的
に形成する。このとき配線導体の厚さバラツキを許容値
内におさえる目的で、信号層間や多層化プロセス内に適
宜可溶性絶縁材料層と下地金属膜層とからなる層を設け
る。あるいは、選択エッチング可能な下地金属とは異な
る金属を含む層を設ける。多層化工程完了後に、可溶性
層は溶解除去し、下地金属膜はエッチング除去する。露
出した配線は必要ならば絶縁膜で被覆する。
組を形成し、連続して同じプロセスに従って信号層２組
目を形成する。以下必要に応じてｎ組の信号層を逐次的
に形成する。このとき配線導体の厚さバラツキを許容値
内におさえる目的で、信号層間や多層化プロセス内に適
宜可溶性絶縁材料層と下地金属膜層とからなる層を設け
る。あるいは、選択エッチング可能な下地金属とは異な
る金属を含む層を設ける。多層化工程完了後に、可溶性
層は溶解除去し、下地金属膜はエッチング除去する。露
出した配線は必要ならば絶縁膜で被覆する。
【００２１】
【実施例５】ベ−ス基板上に厚さ０．８μｍのＮｉ／Ｃ
ｕからなる下地金属膜を形成する。その上にフォトレジ
ストを厚さ２２μｍ塗布し、露光・現像によりビアホ−
ル導体銅を埋めるための溝をつくる。溝内の底部に露呈
した下地金属膜を電極として、電気めっきによりビアホ
−ル導体銅を形成する。次にフォトレジストを全て溶剤
で溶解して除去する。その除去した部分に電気めっきに
よりＺｎを析出、充填する。このＺｎはビアホ−ル導体
銅にも析出し、その部分が盛り上がるので研削により平
坦化し、薬剤を用いて洗浄する。なお、この手法をとれ
ばベ−ス基板の反りもその程度次第であるが吸収できる
。その上層に永久絶縁膜としてポリイミドを２２μｍの
厚さに塗布、硬化する。このポリイミド膜にプラズマ加
工によりＸ層配線用の溝加工を行ない、溝の底部に露呈
した上述のＺｎとビアホ−ル銅の上に電気めっきで厚さ
２２μｍの銅を析出しＸ層配線導体を形成する。その上
層はビアホ−ル層であるが、これには下地金属膜の形成
は不用でありＸ層配線導体を下地金属として電気めっき
であらかじめ形成したビアホ−ル溝を有するポリイミド
膜の溝内にビアホ−ル銅を充填することができる。次に
この上層にくるＹ層配線の場合は、Ｙ層配線導体パター
ンよりやや大きめの下地金属膜のパターンを形成し、そ
の上に溝加工されたポリイミド膜を形成し、無電解めっ
き（５μｍ）と電気めっき（１７μｍ）の併用によりＹ
層配線層を形成する。その上にくるビアホール層は、Ｘ
層とＹ層との間のビアホ−ル層と作製方法は同じで下地
金属膜はいらないし無電解めっきの併用もいらない。 さらにその上にくるグランド層はグランド電極と、それ
とは電気的に絶縁されたＹ層配線以下と電気的に接続さ
れたビアホ−ルとからなる。このビアホ−ルの作製は上
記と同様に下地金属膜も無電解めっきの併用もいらない
が、グランド層は無電解めっきは使う必要がないが電気
めっき電極となる下地金属膜は必要である。そこでグラ
ンド層導体のパターン状に下地金属膜を形成し、その上
に溝加工されたポリイミド膜を厚さ２２μｍに形成する
。ポリイミド膜の溝内へのグランド層導体の析出、充填
は電気めっきで行なうが、グランド電極部の下地金属膜
は最下層のＺｎ膜層と外部接続しこれと等電位とする必
要がある。この上層は、必要に応じて以上述べたプロセ
スを適宜選択して逐次的に多層化する。配線導体の厚さ
バラツキが許容できなくなったら、再び最下層に準じて
ビアホ−ル導体を含むＺｎ膜層を形成する。このＺｎ膜
層は多層化プロセス完了後にエッチング液で除去し、よ
く洗浄後、ワニス充填により裸の銅導体に絶縁膜を形成
する。なお、Ｚｎ膜除去後に露出した銅全体には薄く絶
縁処理するだけでもよいし、Ｚｎ膜除去後生じた空隙を
全てワニスで充填しても良い。前者の場合には空間への
熱拡散によりＬＳＩの発生熱を下部へ伝わりにくくなる
効果と熱応力を緩和する効果とが生じる。従って、この
空間層をＬＳＩを接続する上部の近傍に上記効果を配慮
して設けることも必要に応じてあり得る。
ｕからなる下地金属膜を形成する。その上にフォトレジ
ストを厚さ２２μｍ塗布し、露光・現像によりビアホ−
ル導体銅を埋めるための溝をつくる。溝内の底部に露呈
した下地金属膜を電極として、電気めっきによりビアホ
−ル導体銅を形成する。次にフォトレジストを全て溶剤
で溶解して除去する。その除去した部分に電気めっきに
よりＺｎを析出、充填する。このＺｎはビアホ−ル導体
銅にも析出し、その部分が盛り上がるので研削により平
坦化し、薬剤を用いて洗浄する。なお、この手法をとれ
ばベ−ス基板の反りもその程度次第であるが吸収できる
。その上層に永久絶縁膜としてポリイミドを２２μｍの
厚さに塗布、硬化する。このポリイミド膜にプラズマ加
工によりＸ層配線用の溝加工を行ない、溝の底部に露呈
した上述のＺｎとビアホ−ル銅の上に電気めっきで厚さ
２２μｍの銅を析出しＸ層配線導体を形成する。その上
層はビアホ−ル層であるが、これには下地金属膜の形成
は不用でありＸ層配線導体を下地金属として電気めっき
であらかじめ形成したビアホ−ル溝を有するポリイミド
膜の溝内にビアホ−ル銅を充填することができる。次に
この上層にくるＹ層配線の場合は、Ｙ層配線導体パター
ンよりやや大きめの下地金属膜のパターンを形成し、そ
の上に溝加工されたポリイミド膜を形成し、無電解めっ
き（５μｍ）と電気めっき（１７μｍ）の併用によりＹ
層配線層を形成する。その上にくるビアホール層は、Ｘ
層とＹ層との間のビアホ−ル層と作製方法は同じで下地
金属膜はいらないし無電解めっきの併用もいらない。 さらにその上にくるグランド層はグランド電極と、それ
とは電気的に絶縁されたＹ層配線以下と電気的に接続さ
れたビアホ−ルとからなる。このビアホ−ルの作製は上
記と同様に下地金属膜も無電解めっきの併用もいらない
が、グランド層は無電解めっきは使う必要がないが電気
めっき電極となる下地金属膜は必要である。そこでグラ
ンド層導体のパターン状に下地金属膜を形成し、その上
に溝加工されたポリイミド膜を厚さ２２μｍに形成する
。ポリイミド膜の溝内へのグランド層導体の析出、充填
は電気めっきで行なうが、グランド電極部の下地金属膜
は最下層のＺｎ膜層と外部接続しこれと等電位とする必
要がある。この上層は、必要に応じて以上述べたプロセ
スを適宜選択して逐次的に多層化する。配線導体の厚さ
バラツキが許容できなくなったら、再び最下層に準じて
ビアホ−ル導体を含むＺｎ膜層を形成する。このＺｎ膜
層は多層化プロセス完了後にエッチング液で除去し、よ
く洗浄後、ワニス充填により裸の銅導体に絶縁膜を形成
する。なお、Ｚｎ膜除去後に露出した銅全体には薄く絶
縁処理するだけでもよいし、Ｚｎ膜除去後生じた空隙を
全てワニスで充填しても良い。前者の場合には空間への
熱拡散によりＬＳＩの発生熱を下部へ伝わりにくくなる
効果と熱応力を緩和する効果とが生じる。従って、この
空間層をＬＳＩを接続する上部の近傍に上記効果を配慮
して設けることも必要に応じてあり得る。
【００２２】
【実施例６】上記実施例１〜５に記載の絶縁膜がジアミ
ノジフェニルメタン、ジアミノジフェニルスルホン、ビ
フェニル骨核あるいはターフェニル骨核を有するジアミ
ンからなる硬化剤とナフタレン骨核を含むエポキシレジ
ン、もしくはイミド骨核を有するエポキシレジンの硬化
物からなる多層配線基板。ポリイミド絶縁膜の場合は最
終的に３５０〜４００℃の高いキュア温度がいるが、エ
ポキシレジンの場合はこれが１５０〜２００℃と低くて
十分であり大幅に低温化できるメリットがある。ベ−ス
基板が厚さ１ｃｍのような厚手の基板の場合熱容量が大
きく温度上昇、放熱に時間がかなりかかる。このことが
多層化プロセスのスル−プットを悪くするので、キュア
温度の大幅低減はスル−プット向上に大きく寄与する。 しかも、上記のエポキシ組成物はその硬化物がガラス転
移温度が３００℃以上あり、我々のコンピュ−タ用モジ
ュールに必要な温度特性仕様を満足するものであること
が我々によって見出された。また、低熱膨脹率であり銅
導体との複合化に当って、熱応力低減効果が大きいこと
も見出された。さらに、低熱膨脹性のものの欠点とされ
ている接着性もポリイミドに比べれば十分保証できるレ
ベルにあることも確認された。
ノジフェニルメタン、ジアミノジフェニルスルホン、ビ
フェニル骨核あるいはターフェニル骨核を有するジアミ
ンからなる硬化剤とナフタレン骨核を含むエポキシレジ
ン、もしくはイミド骨核を有するエポキシレジンの硬化
物からなる多層配線基板。ポリイミド絶縁膜の場合は最
終的に３５０〜４００℃の高いキュア温度がいるが、エ
ポキシレジンの場合はこれが１５０〜２００℃と低くて
十分であり大幅に低温化できるメリットがある。ベ−ス
基板が厚さ１ｃｍのような厚手の基板の場合熱容量が大
きく温度上昇、放熱に時間がかなりかかる。このことが
多層化プロセスのスル−プットを悪くするので、キュア
温度の大幅低減はスル−プット向上に大きく寄与する。 しかも、上記のエポキシ組成物はその硬化物がガラス転
移温度が３００℃以上あり、我々のコンピュ−タ用モジ
ュールに必要な温度特性仕様を満足するものであること
が我々によって見出された。また、低熱膨脹率であり銅
導体との複合化に当って、熱応力低減効果が大きいこと
も見出された。さらに、低熱膨脹性のものの欠点とされ
ている接着性もポリイミドに比べれば十分保証できるレ
ベルにあることも確認された。
【００２３】
【実施例７】実施例１〜５に記載の絶縁膜がエポキシ組
成物硬化物であるとともに、硬化前のエポキシ組成物が
無溶剤型であることを必須とする多層配線形成プロセス
。この場合は、ピンホ−ルレスで配線のショート、オー
プンをなくせる。
成物硬化物であるとともに、硬化前のエポキシ組成物が
無溶剤型であることを必須とする多層配線形成プロセス
。この場合は、ピンホ−ルレスで配線のショート、オー
プンをなくせる。
【００２４】
【実施例８】実施例１〜５に記載の絶縁膜がエポキシ組
成物硬化物であるとともに、硬化前のエポキシ組成物が
有機溶剤含有型であることを特徴とする多層配線形成プ
ロセス。この場合には、分子量の大きなエポキシ組成物
が使用できる。分子量が大きい場合には、溶剤による粘
度低下を必要とするので、溶剤によるピンホ−ル発生の
恐れはあるが、線膨脹係数の低減とか、比誘電率の低減
とかコンピュ−タ基板に対して望ましい物性の付与がや
りやすくなるメリットがある。
成物硬化物であるとともに、硬化前のエポキシ組成物が
有機溶剤含有型であることを特徴とする多層配線形成プ
ロセス。この場合には、分子量の大きなエポキシ組成物
が使用できる。分子量が大きい場合には、溶剤による粘
度低下を必要とするので、溶剤によるピンホ−ル発生の
恐れはあるが、線膨脹係数の低減とか、比誘電率の低減
とかコンピュ−タ基板に対して望ましい物性の付与がや
りやすくなるメリットがある。
【００２５】
【実施例９】実施例１〜５に記載の導体配線がＡｕであ
ることを特徴とする多層配線基板。
ることを特徴とする多層配線基板。
【００２６】
【実施例１０】実施例１〜５に記載の導体配線がＡｇで
あることを特徴とする多層配線基板。
あることを特徴とする多層配線基板。
【００２７】
【実施例１１】実施例１〜５に記載の多層配線基板の配
線導体を可及的にスケルトン構造とするには、ビアホ−
ル層、もしくはＸ方向、Ｙ方向の配線層の導体金属以外
の部分を可溶性ポリマーもしくは配線導体とは選択エッ
チング可能な金属で構成し、多層化プロセスの過程か完
了後に上述の可溶性ポリマーを溶解除去するか、もしく
は選択エッチング可能な金属をエッチング除去してなる
ことを特徴とする多層配線基板。上述の如く空間を多く
設けることによる低比誘電率化は信号伝送速度を高速化
する効果を生む。この場合は、可溶性配線層を設ける意
味が電気めっきの共通電極を後でエッチング除去するた
めではないので、本発明の手法を用いて効果を拡大した
ことになる。すべてをスケルトン構造にしない訳は、配
線導体が所定の位置よりもずれないように固定するため
である。
線導体を可及的にスケルトン構造とするには、ビアホ−
ル層、もしくはＸ方向、Ｙ方向の配線層の導体金属以外
の部分を可溶性ポリマーもしくは配線導体とは選択エッ
チング可能な金属で構成し、多層化プロセスの過程か完
了後に上述の可溶性ポリマーを溶解除去するか、もしく
は選択エッチング可能な金属をエッチング除去してなる
ことを特徴とする多層配線基板。上述の如く空間を多く
設けることによる低比誘電率化は信号伝送速度を高速化
する効果を生む。この場合は、可溶性配線層を設ける意
味が電気めっきの共通電極を後でエッチング除去するた
めではないので、本発明の手法を用いて効果を拡大した
ことになる。すべてをスケルトン構造にしない訳は、配
線導体が所定の位置よりもずれないように固定するため
である。
【００２８】
【実施例１２】（モジュールの作成）出来上がった厚膜
・薄膜混成基板１０６（図３）の裏面のピン付けパッド
１０８に高温半田１０９を乗せ、接続部のみを局部的に
約３５０℃に加熱してガイド穴に入れたピン１１０を接
続・固定する。次に基板表面の半導体素子実装用表面パ
ッド１０７に半田１１１を乗せ、約２５０℃に加熱して
４個のＬＳＩ１１２を電気的に接続及び固定する。さら
に、ＬＳＩ裏面上に導電性・良熱伝導性の耐熱ゴム板１
１４を接着する。最後に基板表面の半田封止部に低温半
田１１３を乗せ、約２００℃に加熱してＬＳＩを空冷す
るための冷却ファン１１５を一体型したコバール封止キ
ャップ１１６を接続し、封止キャップ内面が良熱伝導性
耐熱ゴムに接触するようにしてモジュールを完成する。
・薄膜混成基板１０６（図３）の裏面のピン付けパッド
１０８に高温半田１０９を乗せ、接続部のみを局部的に
約３５０℃に加熱してガイド穴に入れたピン１１０を接
続・固定する。次に基板表面の半導体素子実装用表面パ
ッド１０７に半田１１１を乗せ、約２５０℃に加熱して
４個のＬＳＩ１１２を電気的に接続及び固定する。さら
に、ＬＳＩ裏面上に導電性・良熱伝導性の耐熱ゴム板１
１４を接着する。最後に基板表面の半田封止部に低温半
田１１３を乗せ、約２００℃に加熱してＬＳＩを空冷す
るための冷却ファン１１５を一体型したコバール封止キ
ャップ１１６を接続し、封止キャップ内面が良熱伝導性
耐熱ゴムに接触するようにしてモジュールを完成する。
【００２９】作成したモジュールの概略図を第３図に示
す。なお、上記モジュールのＬＳＩとしては、論理ＬＳ
Ｉを１個、メモリーＬＳＩを３個用いた。
す。なお、上記モジュールのＬＳＩとしては、論理ＬＳ
Ｉを１個、メモリーＬＳＩを３個用いた。
【００３０】（計算機の作成）上記モジュール１１７を
プリント基板１１８上に１６個搭載して、第４図に示す
論理パッケージを形成した。
プリント基板１１８上に１６個搭載して、第４図に示す
論理パッケージを形成した。
【００３１】この論理パッケージに記憶パッケージ、入
出力処理パッケージを組み合わせて計算機を構成した。
出力処理パッケージを組み合わせて計算機を構成した。
【００３２】
【発明の効果】本発明は以上説明してきたような構成及
び製法となっているので、以下に記載したような効果を
奏する。即ち、（１）モジュールの製造期間を短縮でき
る。これは多層配線基板を製造開始してから完成する迄
の期間を大幅に短縮できるためである。
び製法となっているので、以下に記載したような効果を
奏する。即ち、（１）モジュールの製造期間を短縮でき
る。これは多層配線基板を製造開始してから完成する迄
の期間を大幅に短縮できるためである。
【００３３】（２）モジュールの製造歩留りを向上でき
る。これは多層配線基板の製造工程を従来より大幅に低
減できるため、製造歩留りが向上するためである。
る。これは多層配線基板の製造工程を従来より大幅に低
減できるため、製造歩留りが向上するためである。
【００３４】（３）モジュールの信頼性を向上でき、ひ
いては長寿命化できる。これは多層配線基板の製造工程
数の低減によるためである。
いては長寿命化できる。これは多層配線基板の製造工程
数の低減によるためである。
【００３５】（４）上記の理由と同じで計算機の製造期
間の短縮、製造歩留りの向上、信頼性、寿命の向上に効
果がある。
間の短縮、製造歩留りの向上、信頼性、寿命の向上に効
果がある。
【図１】従来の多層配線基板の製造方法を示す工程図で
ある。
ある。
【図２】本発明に係る多層配線基板の製造方法の一例を
示す工程図である。下地金属膜を含む可溶性層の形成方
法を示している。
示す工程図である。下地金属膜を含む可溶性層の形成方
法を示している。
【図３】本発明に係る多層配線基板を用いたモジュール
の一例を示す構成図である。
の一例を示す構成図である。
【図４】本発明に係る多層配線基板を用いた計算機の論
理パッケージの外観図である。
理パッケージの外観図である。
１・・・ベ−ス基板
２・・・下地金属膜
３・・・レジスト
４・・・溝
５・・・導体
６・・・絶縁層
２１・・・ベ−ス基板
２２・・・下地金属膜
２３・・・可溶性ポリイミド
２４・・・導体
２５・・・非可溶性ポリイミド
１０６ ・・厚膜・薄膜混成基板
１０７ ・・半導体素子実装用表面パッド１０８ ・・
ピン付けパッド １０９ ・・高温半田 １１０ ・・ガイド穴に入れたピン １１１ ・・半田 １１２ ・・ＬＳＩ １１３ ・・低温半田 １１４ ・・耐熱ゴム板 １１５ ・・冷却ファン １１６ ・・コバール封止キャップ １１７ ・・モジュール １１８ ・・プリント基板
ピン付けパッド １０９ ・・高温半田 １１０ ・・ガイド穴に入れたピン １１１ ・・半田 １１２ ・・ＬＳＩ １１３ ・・低温半田 １１４ ・・耐熱ゴム板 １１５ ・・冷却ファン １１６ ・・コバール封止キャップ １１７ ・・モジュール １１８ ・・プリント基板
Claims (10)
- 【請求項１】永久絶縁膜を溝加工し、その溝内に導体を
電気めっきで充填し配線層を形成する逐次多層配線基板
の製造方法において、電気めっきの共通電極となる下地
金属膜を含む層を最下層に溶剤もしくはエッチング液で
可溶な材質で構成し、かつ逐次多層化の過程で配線導体
の厚さバラツキが許容できない配線長に至ったときは必
要ならば再び同様な金属膜を含む層を設けることを特徴
とする多層配線基板の製造方法。 - 【請求項２】請求項１の多層配線基板の製造方法におい
て、ＸあるいはＹ方向の配線導体の下部に対接する部分
に対接面積と同じかそれ以上の面積の金属膜を設け、配
線導体のパターン状に溝加工した永久絶縁膜を形成後溝
内に電気めっきで導体を析出充填させることを特徴とす
る多層配線基板の製造方法。 - 【請求項３】請求項１の多層配線基板の製造方法におい
て、配線導体の形成に当って、配線導体の下部に対接す
る部分に対接面積と同じかそれ以上の面積の金属膜を設
け、第１段階のめっきを無電解めっきで行ない、次いで
第２段階のめっきを電気めっきで続けて行なうことを特
徴とする多層配線基板の製造方法。 - 【請求項４】請求項１〜３記載の多層配線基板の製造方
法において、永久絶縁膜がポリイミド、シクロブテン環
を含むポリマー、シアン酸エステル系レジン、あるいは
エポキシレジンであることを特徴とする多層配線基板の
製造方法。 - 【請求項５】請求項１〜３記載の多層配線基板の製造方
法において、可溶性絶縁膜が請求項４記載の永久絶縁膜
として使用されるポリマーを化学修飾して可熔化したこ
とを特徴とする多層配線基板の製造方法。 - 【請求項６】請求項１〜３記載の下地金属膜がＣｒ，Ｃ
ｕ，Ｔｉ，Ｚｎ，Ｓｎ，Ｃｏ，Ｆｅ，Ｎｉ，Ｒｈ，Ｉｎ
を１種、あるいは２種以上併用してなる金属膜であるこ
とを特徴とする多層配線基板の製造方法。 - 【請求項７】請求項１〜３記載の電気めっきの共通電極
となる下地金属膜を含む配線層の配線導体以外の部分が
配線導体とは選択エッチング可能な金属からなることを
特徴とする多層配線基板の製造方法。 - 【請求項８】請求項１〜３記載の電気めっきの共通電極
となる下地金属膜をエッチング除去後に露出したその層
の配線導体を絶縁処理することを特徴とする多層配線基
板の製造方法。 - 【請求項９】請求項１〜３記載のビアホ−ル層、あるい
はＸ、Ｙ方向の配線層の導体以外の部分を可溶性ポリマ
ーもしくは配線導体と選択エッチング可能な金属で構成
し、多層化プロセスの過程あるいは完了後その層の可溶
性ポリマーを溶解除去するか、もしくは選択エッチング
可能な金属をエッチング除去してその層にスケルトン配
線導体を露出させることを特徴とする多層配線基板の製
造方法。 - 【請求項１０】請求項１ならびに９からなる多層配線基
板を用いたモジュール、ならびにコンピュ−タ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039833A JPH04277696A (ja) | 1991-03-06 | 1991-03-06 | 多層配線基板及びその製造方法 |
| US07/845,942 US5393406A (en) | 1991-03-06 | 1992-03-04 | Method of producing a thin film multilayer wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039833A JPH04277696A (ja) | 1991-03-06 | 1991-03-06 | 多層配線基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04277696A true JPH04277696A (ja) | 1992-10-02 |
Family
ID=12563974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039833A Pending JPH04277696A (ja) | 1991-03-06 | 1991-03-06 | 多層配線基板及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5393406A (ja) |
| JP (1) | JPH04277696A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103447A (ja) * | 2005-09-30 | 2007-04-19 | Matsushita Electric Ind Co Ltd | チップコイル |
| JP2007281000A (ja) * | 2006-04-03 | 2007-10-25 | Nitto Denko Corp | 配線回路基板およびその製造方法 |
| JP2017038055A (ja) * | 2015-08-14 | 2017-02-16 | 恆勁科技股分有限公司Ｐｈｏｅｎｉｘ Ｐｉｏｎｅｅｒ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ． | パッケージ基板及びその製造方法 |
| JP2021068776A (ja) * | 2019-10-21 | 2021-04-30 | 凸版印刷株式会社 | 多層配線基板およびその製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW571373B (en) * | 1996-12-04 | 2004-01-11 | Seiko Epson Corp | Semiconductor device, circuit substrate, and electronic machine |
| JP3935687B2 (ja) * | 2001-06-20 | 2007-06-27 | アルプス電気株式会社 | 薄膜抵抗素子およびその製造方法 |
| US7495344B2 (en) * | 2004-03-18 | 2009-02-24 | Sanyo Electric Co., Ltd. | Semiconductor apparatus |
| GB0518613D0 (en) * | 2005-09-13 | 2005-10-19 | Eastman Kodak Co | Method of forming conductive tracks |
| JP2007273583A (ja) * | 2006-03-30 | 2007-10-18 | Toshiba Corp | 部品内蔵プリント配線板、部品内蔵プリント配線板の製造方法および電子機器 |
| KR100992269B1 (ko) * | 2008-06-02 | 2010-11-05 | 삼성전기주식회사 | 도금층 형성 방법 |
| TWI347810B (en) * | 2008-10-03 | 2011-08-21 | Po Ju Chou | A method for manufacturing a flexible pcb and the structure of the flexible pcb |
| KR20110113980A (ko) * | 2010-04-12 | 2011-10-19 | 삼성전자주식회사 | 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법 |
| CN111799178B (zh) * | 2020-07-17 | 2022-02-01 | 绍兴同芯成集成电路有限公司 | 一种超薄晶圆双面电镀铜厚膜工艺 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920639A (en) * | 1989-08-04 | 1990-05-01 | Microelectronics And Computer Technology Corporation | Method of making a multilevel electrical airbridge interconnect |
-
1991
- 1991-03-06 JP JP3039833A patent/JPH04277696A/ja active Pending
-
1992
- 1992-03-04 US US07/845,942 patent/US5393406A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103447A (ja) * | 2005-09-30 | 2007-04-19 | Matsushita Electric Ind Co Ltd | チップコイル |
| JP2007281000A (ja) * | 2006-04-03 | 2007-10-25 | Nitto Denko Corp | 配線回路基板およびその製造方法 |
| JP2017038055A (ja) * | 2015-08-14 | 2017-02-16 | 恆勁科技股分有限公司Ｐｈｏｅｎｉｘ Ｐｉｏｎｅｅｒ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ． | パッケージ基板及びその製造方法 |
| JP2021068776A (ja) * | 2019-10-21 | 2021-04-30 | 凸版印刷株式会社 | 多層配線基板およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5393406A (en) | 1995-02-28 |
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