JPH04277825A - 符号付き加算器のためのオーバーフロー／アンダーフロー高速制限回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願の発明は二進加算回路の分野
に関するものであり、特に、範囲外状態の下で切り捨て
結果データを変更するための回路に関するものである。

【０００２】

【従来の技術及び発明が解決しようとする課題】種々の
二進加算器が知られている。桁上げセーブ加算器、桁上
げ先取り加算器等がこの例である。全加算器は２つの二
進オペランドを受取り、それらを合計して単一二進結果
を提供する。全加算回路には所定数のビット位置が含ま
れる。各ビット位置または加算器「セル」は各オペラン
ドの対応するビットを受取り、対応する合計ビットを提
供する。順序化された列において一つになる、加算器内
のすべてのセルからの合計ビットが、その結果を形成す
る。

【０００３】また各全加算器セルは、セルを加算器内の
他のセルへ相互接続するための桁上げ入力端子および桁
上げ出力端子も備えている。その結果もまた最上位セル
の桁上げ出力から取られる最上位ビットを含む可能性が
ある。

【０００４】加算回路の範囲は、結果として表現可能な
数字の範囲である。この範囲は加算器内のビット数また
はセル数に依存し、使用される数字表現規則に依存する
。例えば、整数は符号付きまたは符号無しのいずれかと
して表現可能である。符号付き整数は２の補数表現等の
補数コードを使用して表現可能である。例えば、２の補
数の符号付きの体系を用いる場合、その結果の符号は、
負の数に対して０として、また正の数に対して１として
、最上位または「符号ビット」位置（ｍｓｂ）において
表現される。従って、例えば１６ビットを使用する場合
における結果範囲は、＋２１５−１（０１１１・・・１
１１　と示される）から−２１５まで（すべて１により
示される）である。

【０００５】２つのオペランドを合計した結果がこの結
果範囲を超える場合に、オーバーフロー状態が存在する
ことになる。「オーバーフロー」という言葉は、一般的
に、利用可能な範囲外の正および負の結果を含むことに
よく用いられる。これら２つの場合を各々区別するため
、オーバーフローおよびアンダーフローという言葉を使
用する。多くの用途について、加算器の結果が誤ってい
る可能性があるため、オーバーフローおよびアンダーフ
ロー状態が検出されなければならない。

【０００６】２の補数体系において、双方の加数が正で
あり、符号ビットへの桁上げが存在する場合、その結果
は誤りとなる。実際に、このオーバーフロー状態におい
ては、誤りの大きさが非常に重大となる。なぜなら、実
際に正しい結果が加算器の範囲を超える正の数字である
場合、見かけ上の結果が負（符号ビットが１）であるか
らである。これと反対の状況がアンダーフローにおいて
発生する。符号ビットへの桁上げが存在しない限り、２
つの負の加数の合計が正の数字のように見える。Ｓ．Ｗ
ａｓｅｒ　及び　Ｍ．Ｆｌｙｎｎ　による「ディジタル
システム設計者のための数学への紹介」の１２〜１３ペ
ージ（Ｈｏｌｔ、Ｒｉｎｅｈａｒｔ、及び　Ｗｉｎｓｔ
ｏｎ　１９８２）を参照されたい。そこで説明されたタ
イプの切り捨て誤差は、例えば加算結果がＤＡＣ　へ入
力されてアナログ信号が形成する場合は、多くの設計に
おいて受け入れることは出来ない。加算器の結果は、そ
れが加算器の範囲を超える場合には正しく表現すること
が出来ない一方、オーバーフロー状態に応じて結果を最
大表現可能値へ強制的に設定し、これと同様にアンダー
フロー状態に応じて結果を最小表現可能値へ強制的に設
定することにより、誤差の大きさを最小にすることが可
能である。例えば、米国特許番号４，５１１，９２２（
’９２２特許）は切り捨て誤差訂正機能付きのディジタ
ルテレビジョンシステム向けのものである。’９２２特
許はその図３において、本質的にＤ−フリップフロップ
回路から構成されるラッチ４８へ加算器４６の結果ビッ
トが入力される同期回路を示している。加算器は反復符
号ビット　ＡＲ　及び　ＢＲ　を合計する特別なビット
位置ΣＲ　を含む。

【０００７】アンダーフロー状態により、フリップフロ
ップ７５へのプリセット入力が駆動され、すべてのフリ
ップフロップ出力が次のクロック信号で高レベルへ設定
される。同様に、アンダーフロー状態によりフリップフ
ロップ７６へのリセット入力が駆動され、すべてのフリ
ップフロップ出力が次の信号で低レベルへ設定される。 従って、’９２２回路は、次のクロック・サイクルまで
すべての状態下で加算結果を遅延させる。また’９２２
回路は多数のデバイスを使用するため、回路の大きさが
増大する。フリップフロップを介した遅延時間がクロッ
ク信号遅延へと加算され、それらすべてが比較的遅い動
作をもたらす。

【０００８】従来の技術背景を考慮すると、本発明の目
的は加算器の性能を不当に劣化させずに切り捨て誤差を
訂正することである。

【０００９】他の目的は、クロック遅延を発生させずに
オーバーフローまたはアンダーフロー状態に応じて符号
付きの加算器内の結果ビットをプリセット限界へ設定す
ることである。

【００１０】本発明のさらなる目的は、符号付きの加算
器における高速非同期オーバーフローおよびアンダーフ
ロー制限用の組み合わせ論理回路を提供することである
。

【００１１】

【課題を解決するための手段】本発明の１つの観点によ
ると、符号付き二進加算器における切り捨て誤差を訂正
するための非同期手法には、各結果ビット位置において
組み合わせ制限論理を提供し、オーバーフロー状態の検
出に応じて組み合わせ制限論理を所定の状態へ即座に駆
動することが含まれる。このようにして、結果値を制限
する際のクロック遅延が回避される。

【００１２】本発明の他の観点には、組み合わせ切り捨
て誤差訂正回路が含まれる。この訂正回路はオペランド
へ結合された制限制御論理を含む。この制限制御論理は
オーバーフローおよびアンダーフローを示すための論理
信号を提供して、加算器内の各絶対値ビット位置におい
て提供される組み合わせ制限論理を制御する。

【００１３】各絶対値ビット位置における制限論理には
、２つの入力端子及び１つの出力端子を有するＯＲゲー
トと、２つの入力端子及び個々の結果絶対値ビットを提
供するための１つの端子を備えたＮＡＮＤゲートとが含
まれる。ＯＲゲート入力端子のうちの１つは個々の反転
合計ビットを受け取るために結合される。もう一方のＯ
Ｒゲート入力端子は制限制御論理信号を受け取るために
結合される。ＯＲゲート出力端子はＯＡＩ　構成のＮＡ
ＮＤゲート入力端子の１つに結合される。もう一方のＮ
ＡＮＤゲート入力端子は他の制限制御論理信号を受け取
るために結合される。この制限制御論理信号はＯＡＩ回
路を制御して、動作時に各絶対値ビットを、オーバーフ
ロー状態に応じて高レベルへ設定し、アンダーフロー状
態に応じて低レベルへ設定し、そうでなければその対応
する合計ビットの補数と等しい値へ設定する。

【００１４】本発明の上記および他の目的、特徴、およ
び利点は、図面を参照しながら説明される以下の好適な
実施例の詳細な記述から、より容易に明白になるであろ
う。

【００１５】

【実施例】本願の発明は任意のサイズ又はワード長の種
々の加算回路へ適用可能である。本発明を例示するため
、１６ビットの実施例について以下に詳細に記述する。 図１は出力制御制限回路を含む加算回路１０を示す部分
ブロック図および部分概略図である。加算器は同図にＡ
ＤＤＥＲ　ＢＩＴ　Ｏ〜１５　として示されている一連
の１６の加算器セルを含む。各加算器セルは、各オペラ
ンドＡ［ｎ］，　Ｂ［ｎ］（ｎは０〜１５の内の１つ）
の個々のビットを受け取り、対応する反転合計出力信号
ＳＵＭ　　ＯＵＴ［ｎ］　を提供する。各々の別個の加
算器セル内の回路は従来のものであっても良く、従って
、それについて特に議論する必要もない。各々の加算器
セルは桁入れ端子および桁出し端子（ＡＤＤＥＲ　ＢＩ
Ｔ　１４　内を除いて示されていない）を含み、桁出し
信号ＣＡＲＲＹ及びその補数ＮＣＡＲＲＹの両方を提供
する。

【００１６】各々の加算器セルからのＳＵＭ　　ＯＵＴ
信号は、対応する制限回路ＬＩＭＩＴＥＲ［ｈ］へ入力
される。各々の制限回路は論理ＯＲ及び反転回路を含む
。例えば、ビット位置１５（即ち、ＬＩＭＩＴＥＲ　［
１５］）における制限回路１６は、反転された合計出力
信号ＳＵＭ　　ＯＵＴ　［１５］を対応する加算器セル
ＡＤＤＥＲ　ＢＩＴ１５　から受信するために結合され
た１つの入力端子を有するＯＲゲート２４を含む。この
ＯＲゲート２４の出力端子はＮＡＮＤゲート２６への入
力の１つへ結合されている。ＮＡＮＤゲート２６の出力
は対応する結果ビットＹ［１５］を提供する。同様の制
限回路が各ビット位置（ＬＩＭＩＴＥＲ　［０］〜ＬＩ
ＭＩＴＥＲ　［１５］）に設けられている。

【００１７】加算回路１０はまた制限制御回路１２を含
む。 制限制御回路１２はオーバーフローおよびアンダーフロ
ー回路を含む。アンダーフロー回路は３入力ＮＡＮＤゲ
ート２２およびインバータ３０から構成される。ＮＡＮ
Ｄゲート２２は加数符号ビットＡ［１５］，　Ｂ［１５
］および　ＡＤＤＥＲ　ＢＩＴ　１４　からのＮＣＡＲ
ＲＹ信号を受信するように結合されている。ＮＡＮＤゲ
ート２２の出力（ノード４０）はビット位置１５（結果
符号ビット）のＮＡＮＤゲート２６へ結合されている。 ノード４０における信号の補数はノード３２に現れる。 ノード３２は、ビット位置１５（符号ビット）を除き、
各制限回路におけるＯＲゲートの第１の入力端子へ結合
されている。

【００１８】オーバーフロー回路は３入力ＮＡＮＤゲー
ト５０およびインバータ６０から構成される。ＮＡＮＤ
ゲート５０は加数符号ビットの補数、即ちビットＮＯＴ
　Ａ［１５］　及び　ＮＯＴ　Ｂ［１５］と、加算器セ
ル１４からの　ＣＡＲＲＹ　信号を受け取る。　ＮＡＮ
Ｄゲート５０の出力（ノード７０）　は、ビット位置１
５を除き、各制限回路におけるＮＡＮＤゲートへ結合さ
れている。 ノード７０における信号の補数はノード６２に現れる。 ノード６２はビット位置１５におけるＯＲゲート２４へ
結合されている。

【００１９】次にオーバーフロー状態における動作を説
明する。両方の加数が正（すなわち、ＮＯＴ　　Ａ　お
よび　ＮＯＴ　　Ｂ　が高レベル）であり、ビット１４
の桁出しが存在する（ＣＡＲＲＹ　が高レベルである）
場合にのみ、ノード７０は低レベルとなる。これはオー
バーフロー状態である。なぜなら、ビット１４の桁出し
のため、誤って負の結果を示すであろう結果サイン・ビ
ットＹ［１５］　において論理１が生じるからである。 しかしながら、ノード７０が低レベルの場合、制限回路
ＮＡＮＤゲート（サイン・ビットを除く）が本質的に禁
止され、結果絶対値ビットＹ［０］〜Ｙ［１４］が高レ
ベルへと駆動される。

【００２０】ノード６２はノード７０の補数であり、こ
のためノード６２はオーバーフロー状態に応じて高レベ
ルになる。従って、ノード６２は結果符号ビット制限回
路におけるＯＲゲート２４へ論理１を提供する。ＯＲゲ
ート２４は論理１入力をＮＡＮＤゲート２６へ提供する
。ＮＡＮＤゲート２６への他の入力はノード４０へ結合
されている。アンダーフロー状態にある場合を除いてノ
ード４０は高レベルであり（後述する）、このため結果
ビットＹ［１５］　は低レベルとなる。したがって、そ
の結果　Ｙ　は　０１１１・・・１　となり、表現可能
な最大数を示す。

【００２１】次にアンダーフロー状態における動作を説
明する。すべての３つの入力信号が高レベルであり、す
なわち、加数が両方とも負（　Ａ［１５］　及び　Ｂ［
１５］　が高レベル）であり、ビット１４の桁出しが存
在しない（ＮＣＡＲＲＹは高レベル）場合のみ、ＮＡＮ
Ｄゲート２２の出力（ノード４０）が低レベルとなる。 （ビット１４の桁出しが結果ビット１５を高レベルへ駆
動して、負の結果が正しく示される。）低レベルのノー
ド４０により、ＮＡＮＤゲート２６へ論理０が提供され
て、結果サイン・ビットＹ［１５］　が強制的に高レベ
ルにされる。これにより、負の結果が示される。

【００２２】ノード３２はノード４０の補数であり、従
ってアンダーフロー中は高レベルとなる。高レベルのノ
ード３２は、サイン・ビットを除いた全ての制限回路に
おけるＯＲゲートへ論理１を提供する。これにより、そ
れらの制限回路におけるＮＡＮＤゲートへ論理１入力が
提供される。 ノード７０が通常は高レベルであるため制限回路ＮＡＮ
Ｄゲート出力は低レベルとなる。これにより、結果絶対
値ビットＹ［０］〜Ｙ［１４］　は強制的に低レベルに
される。従ってアンダーフロー状態における結果Ｙ　は
０である。次に通常動作について説明する。オーバーフ
ローまたはアンダーフロー状態が存在しない場合、即ち
通常動作中において、ノード７０は高レベルであり、ノ
ード３２は低レベルである。したがって、各々の絶対値
ビット制限回路は、対応して反転された合計ビット（Ｓ
ＵＭ　　ＯＵＴ　［ｎ］）を反転させて真の合計ビット
を提供する。また、ノード４０が高レベルであり、ノー
ド６２が低レベルであるため、結果符号ビット制限回路
は同様に　ＳＵＭ　　ＯＵＴ　［１５］を反転して真の
結果符号ビットを提供する。要約すると、各々の結果絶
対値ビット制限回路は、ノード７０、３２における制御
信号の状態に従って、低レベル論理、高レベル論理また
は対応する合計ビットのうちの１つを提供する。結果符
号ビット制限回路は、ノード４０、６２における制御信
号の状態に従い、低レベル論理、高レベル論理、又は真
の結果符号ビットの内の１つを提供する。制御信号は以
下の表１及び表２で示されるように動作する。

【００２３】

【表１】

【００２４】

【表２】

【００２５】但し、表中における「Ｘ」は、「１」及び
「０」の何れでもあっても良く、結果を左右するもので
はないことを示している。上述の回路が非同期であるた
め、クロック信号を待つことなく修正された結果が得ら
れる。それはまた、図示された制限制御論理が加算器セ
ル自体よりも遅延するということがないため非常に高速
であり、このため、オーバーフロー及びアンダーフロー
状態を検知して訂正する際の速度低下が最小になる。必
要とされる回路は小さく、遅延は制限動作についてたっ
たの２ｎｓｅｃ程度である。

【００２６】本発明の好適な実施例においてその原理を
例示及び説明してきたが、本発明がそのような原理から
逸脱することなくその構成および詳細を修正することが
可能であることは当業者にとって容易に明らかとなるで
あろう。私は特許請求の範囲に示した本発明の思想及び
その範囲に包含される実施可能なあらゆる変更を請求す
る。

【００２７】

【発明の効果】本発明は上述のように構成したので、回
路構成を複雑化させることなく、クロック遅延を発生さ
せずにオーバーフローまたはアンダーフロー状態に応じ
て符号付きの加算器内の結果ビットをプリセット限界へ
設定し、加算器の性能を不当に劣化させることなく切り
捨て誤差の訂正を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明によるオーバーフロー／アンダーフロー
高速制限機構を含む符号付き加算回路を示す部分ブロッ
ク図及び部分概略図である。

【符号の説明】

１０　　　　　加算回路 １２　　　　　制限制御回路 １６　　　　　制限回路 ２０　　　　　絶対値ビット制限回路 ２４，２６　　論理ＯＲ及び反転回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】符号ビット位置及び少なくとも１つの絶対
   値ビット位置を有するｎビット符号付き２進加算回路に
   用いられる結果制限回路であって、対応する反転された
   合計ビット（ＳＵＭ　　ＯＵＴ［ｎ−１］）を受け取っ
   て結果符号ビット（Ｙ［ｎ−１］）を提供するように接
   続される符号ビット制限回路と、個々の反転された合計
   ビット（ＳＵＭ　　ＯＵＴ［０−（ｎ−２）］）を受け
   取って対応する結果ビット（Ｙ［０−（ｎ−２）］）を
   提供するように接続されて各絶対値ビット位置に設けら
   れる絶対値ビット制限回路（ＬＩＭＩＴＥＲ　［０−（
   ｎ−１）］）と、オペランド符号ビット（Ａ［ｎ−１］
   ，　Ｂ［ｎ−１］）及び桁上げ信号（ＣＡＲＲＹ，　Ｎ
   ＣＡＲＲＹ）を加算器内の符号ビット位置へと受け取っ
   て制限回路を制御するように接続される制限制御回路と
   から成り、各符号ビット制限回路及び絶対値ビット制限
   回路が、対応する結果ビットを高レベル、低レベル、及
   び対応する反転された合計ビットの補数のうちの一つに
   選択的に設定する論理ＯＲ及び反転（ｌｏｇｉｃＯＲ−
   ＡＮＤ−ＩＮＶＥＲＴ）回路から成ることを特徴とする
   、オーバーフロー／アンダーフロー高速制限回路。