JPH0440700A - カウンタ回路 - Google Patents
カウンタ回路Info
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- JPH0440700A JPH0440700A JP2148931A JP14893190A JPH0440700A JP H0440700 A JPH0440700 A JP H0440700A JP 2148931 A JP2148931 A JP 2148931A JP 14893190 A JP14893190 A JP 14893190A JP H0440700 A JPH0440700 A JP H0440700A
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
この発明は、画像メモリのアドレスやプログラムカウン
タのアドレスを出力するためのバイナリカウンタに関し
、特に加算器により加算された結果をフリップ・フロッ
プ回路を用いて出力し、フリップ・フロップ回路の出力
を加算器に帰還させるようにしだカウンタ回路に関する
。
タのアドレスを出力するためのバイナリカウンタに関し
、特に加算器により加算された結果をフリップ・フロッ
プ回路を用いて出力し、フリップ・フロップ回路の出力
を加算器に帰還させるようにしだカウンタ回路に関する
。
［従来の技術］
最近のディジタル技術の発展により電算機や画像処理装
置のメモリには大容量のものが要求されている。上記電
算機のメモリとしては、ランダムアクセスメモリ（ＲＡ
Ｍ） 、画像処理装置には、シーケンシャルメモリが使
用される。
置のメモリには大容量のものが要求されている。上記電
算機のメモリとしては、ランダムアクセスメモリ（ＲＡ
Ｍ） 、画像処理装置には、シーケンシャルメモリが使
用される。
ＲＡＭのアドレスは、アドレスデコーダにより解読され
、その解読されたアドレスに入力されたデータを配置す
る。一方、シーケンシャルメモリのアドレスは、アドレ
ス信号に１つずつインクリメントすることにより、決定
されるため、記憶位置は規則的に配列されてしまう。こ
のシーケンシャルメモリのアドレスを出力する回路とし
て、次のようなバイナリカウンタが使用される。第７図
は、従来の３ビツト構成のバイナリカウンタのブロック
図であり、文献ｒＰＲＩ ＮＣＩ ＰＬＥ ＳＯＦ
ＣＭＯ８ＶＬＳＩ ＤＥＳＩＧＮ ｂｙＮｅｉ Ｉ
Ｈ，Ｅ、Ｗｅｓｔｅ、ＫａｍｒａｎＥｓｈｒａｇｈ
ｉａｎ、ＡＤＤＩＳＯＮ−ＷＥＳＬＥＹ ＰＵＢＬＩ
ＳＨＩＮＧ ＣＯＭＰＡＮＹ Ｐ３３８Ｊに記載さ
れているものである。同図を参照して、このバイナリカ
ウンタは、加算器１１．１２．１３と、Ｄ型フリップ・
フロップ回路（以下Ｄ−ＦＦと称する）２１，２２．２
３とを含み、Ｄ−ＦＦ２１．２２．２３の出力が画像メ
モリのアドレス端子に与えられる。
、その解読されたアドレスに入力されたデータを配置す
る。一方、シーケンシャルメモリのアドレスは、アドレ
ス信号に１つずつインクリメントすることにより、決定
されるため、記憶位置は規則的に配列されてしまう。こ
のシーケンシャルメモリのアドレスを出力する回路とし
て、次のようなバイナリカウンタが使用される。第７図
は、従来の３ビツト構成のバイナリカウンタのブロック
図であり、文献ｒＰＲＩ ＮＣＩ ＰＬＥ ＳＯＦ
ＣＭＯ８ＶＬＳＩ ＤＥＳＩＧＮ ｂｙＮｅｉ Ｉ
Ｈ，Ｅ、Ｗｅｓｔｅ、ＫａｍｒａｎＥｓｈｒａｇｈ
ｉａｎ、ＡＤＤＩＳＯＮ−ＷＥＳＬＥＹ ＰＵＢＬＩ
ＳＨＩＮＧ ＣＯＭＰＡＮＹ Ｐ３３８Ｊに記載さ
れているものである。同図を参照して、このバイナリカ
ウンタは、加算器１１．１２．１３と、Ｄ型フリップ・
フロップ回路（以下Ｄ−ＦＦと称する）２１，２２．２
３とを含み、Ｄ−ＦＦ２１．２２．２３の出力が画像メ
モリのアドレス端子に与えられる。
第８図に上記加算器の回路図を示す。同図を参照して、
加算器は、入力端子Ａ、 Ｂと、キャリ入力端子Ｃｉ
と、和算結果を出力する和出力端子Ｓと、キャリ出力端
子Ｃｏと、インバータ１ａ、１ｂ、ｌｅ、ｉｆ、Ｉｇ、
ｉｎと、コンプリメンタリＭＯ３ＦＥＴ１ｃ、ｌｄ、ｌ
ｈ、ｌｉ、ｌｊ。
加算器は、入力端子Ａ、 Ｂと、キャリ入力端子Ｃｉ
と、和算結果を出力する和出力端子Ｓと、キャリ出力端
子Ｃｏと、インバータ１ａ、１ｂ、ｌｅ、ｉｆ、Ｉｇ、
ｉｎと、コンプリメンタリＭＯ３ＦＥＴ１ｃ、ｌｄ、ｌ
ｈ、ｌｉ、ｌｊ。
１にとを含む。上記加算器は、加算処理を行なう。
すなわち、入力端子Ａ、 Ｂの値がともに１のとき、
キャリ入力Ｃｉに無関係に出力Ｃｏは１になり、Ａ、
Ｂがともに０のとき、キャリ入力Ｃ１に無関係にキャ
リ出力Ｃｏとなる。そして、Ａ、 Ｂのいずれか一方
がＯのとき、前の状態を保持する。
キャリ入力Ｃｉに無関係に出力Ｃｏは１になり、Ａ、
Ｂがともに０のとき、キャリ入力Ｃ１に無関係にキャ
リ出力Ｃｏとなる。そして、Ａ、 Ｂのいずれか一方
がＯのとき、前の状態を保持する。
上記バイナリカウンタの動作を説明する。加算器１１，
１２．１３のうち加算器１１の入力端子Ａは常時ハイレ
ベルにされ、加算器１２．１３の入力端子Ｂは常時ロー
レベルにされる。したがって、加算器１１は、Ｄ−ＦＦ
２１から信号が入力されるごとに、前の状態に１を加え
る。そして、加算結果がｒＯＪとなるごとにキャリ出力
端子ＣＯから上位の加算器１２にキャリフラグを出力す
る。また、加算器１２は、加算結果が「０」となるごと
にキャリフラグを上位の加算器１３に出力する。すなわ
ち、キャリビットが連鎖するようになっていることから
、上記複数の加算器は、す・ンプル加算器と呼ばれる。
１２．１３のうち加算器１１の入力端子Ａは常時ハイレ
ベルにされ、加算器１２．１３の入力端子Ｂは常時ロー
レベルにされる。したがって、加算器１１は、Ｄ−ＦＦ
２１から信号が入力されるごとに、前の状態に１を加え
る。そして、加算結果がｒＯＪとなるごとにキャリ出力
端子ＣＯから上位の加算器１２にキャリフラグを出力す
る。また、加算器１２は、加算結果が「０」となるごと
にキャリフラグを上位の加算器１３に出力する。すなわ
ち、キャリビットが連鎖するようになっていることから
、上記複数の加算器は、す・ンプル加算器と呼ばれる。
次に、Ｄ−ＦＦ２１，２２．２３は、加算結果をクロッ
ク入力毎に画像メモリに出力するとともに、加算器１１
．１２．１３の入力端子Ａに与える。
ク入力毎に画像メモリに出力するとともに、加算器１１
．１２．１３の入力端子Ａに与える。
以上のごとく、前の状態に「１」ずつインクリメントす
るバイナリカウンタを用いることにより画像メモリのア
ドレスを連続番号で指定することができる。
るバイナリカウンタを用いることにより画像メモリのア
ドレスを連続番号で指定することができる。
また、電算機などに用いられるＲＡＭであっても、アド
レスがシーケンシャルにカウントされる場合（たとえば
プログラムカウンタ）には、バイナリカウンタを用いる
ことができる。
レスがシーケンシャルにカウントされる場合（たとえば
プログラムカウンタ）には、バイナリカウンタを用いる
ことができる。
ところで、画像メモリにおいては、記憶容量はある程度
余裕がある。たとえば、必要とされる記憶容量が８００
にバイトであれば、記憶容量は１Ｍバイトのものが一般
に用いられる。したがって２００にバイト程度の余裕が
ある。これは、画像データは１画面に対応するデータ量
に変化があり、必ずしも全容量を必要とすることがない
ためである。
余裕がある。たとえば、必要とされる記憶容量が８００
にバイトであれば、記憶容量は１Ｍバイトのものが一般
に用いられる。したがって２００にバイト程度の余裕が
ある。これは、画像データは１画面に対応するデータ量
に変化があり、必ずしも全容量を必要とすることがない
ためである。
［発明か解決しようとする課題］
しかしながら、上記構成のバイナリカウンタは、「１」
ずつ前の状態にインクリメントするので、画像メモリや
ＲＡＭのあるアドレスに不良ビットが存在する場合には
、不良ビットのあるアドレスをそのまま指定することに
なる。このため、画像メモリのうち使用した領域の途中
にエラービットがある場合には、その他の領域に不良ビ
ットがないにもかかわらず、画像メモリやＲＡＭをそっ
くり交換する必要かある。
ずつ前の状態にインクリメントするので、画像メモリや
ＲＡＭのあるアドレスに不良ビットが存在する場合には
、不良ビットのあるアドレスをそのまま指定することに
なる。このため、画像メモリのうち使用した領域の途中
にエラービットがある場合には、その他の領域に不良ビ
ットがないにもかかわらず、画像メモリやＲＡＭをそっ
くり交換する必要かある。
本発明は、上記問題に鑑みてなされたものであり、メモ
リに不良部分かあっても、その不良部分以外の領域を使
用することかでき、メモリの交換を不要とすることを可
能にするカウンタ回路を提供することを目的とする。
リに不良部分かあっても、その不良部分以外の領域を使
用することかでき、メモリの交換を不要とすることを可
能にするカウンタ回路を提供することを目的とする。
［課題を解決するための手段］
上記目的を達成するための本発明に係るカウンタ回路は
、クロック信号に応答してデータ入力端子の値をアドレ
スとして出力する複数のフリップ・フロップ回路と、フ
リップ・フロップ回路のａ力を前の値に加算し、加算結
果を上記フリップ・フロップ回路のデータ入力端子に与
える複数の加算器とを含むバイナリカウンタであって、
飛び越したいアドレスに対応する数値を１つ以上設定す
るための飛び越し値設定手段と、上記フリップ・フロッ
プ回路からのアドレス値と上記飛び越し値設定手段によ
り設定された数値との一致を検出する一致検出手段と、 上記加算器によりインクリメントされる数値を設定する
ためのインクリメント数値設定手段と、上記一致検出手
段の一致検出信号に応答してインクリメントすべき数値
を２以上の数値に切替える選択手段とを有する。
、クロック信号に応答してデータ入力端子の値をアドレ
スとして出力する複数のフリップ・フロップ回路と、フ
リップ・フロップ回路のａ力を前の値に加算し、加算結
果を上記フリップ・フロップ回路のデータ入力端子に与
える複数の加算器とを含むバイナリカウンタであって、
飛び越したいアドレスに対応する数値を１つ以上設定す
るための飛び越し値設定手段と、上記フリップ・フロッ
プ回路からのアドレス値と上記飛び越し値設定手段によ
り設定された数値との一致を検出する一致検出手段と、 上記加算器によりインクリメントされる数値を設定する
ためのインクリメント数値設定手段と、上記一致検出手
段の一致検出信号に応答してインクリメントすべき数値
を２以上の数値に切替える選択手段とを有する。
［作用］
上記本発明は、メモリにエラービットがある場合、その
エラービットのあるアドレスを予め検査しておき、この
アドレス値に対応する数値を飛び越し値設定手段により
設定しつつ、また、インクリメント数値設定手段により
、インクリメントすべき数値を設定しておく。この数値
は飛び越すべき数値が連続している場合には、その連続
したアドレスの数に設定される。
エラービットのあるアドレスを予め検査しておき、この
アドレス値に対応する数値を飛び越し値設定手段により
設定しつつ、また、インクリメント数値設定手段により
、インクリメントすべき数値を設定しておく。この数値
は飛び越すべき数値が連続している場合には、その連続
したアドレスの数に設定される。
次に、一致検出手段によりフリップ・フロップ回路から
のアドレスと飛び越し数値設定手段により設定された数
値との一致を検出した場合には、一致検出信号を選択手
段に出力する。選択手段は、一致検出信号に応答して上
記設定しておいたインクリメントすべき数値を２以上の
数値に切替え、前の値に切替えた数値を加算する。
のアドレスと飛び越し数値設定手段により設定された数
値との一致を検出した場合には、一致検出信号を選択手
段に出力する。選択手段は、一致検出信号に応答して上
記設定しておいたインクリメントすべき数値を２以上の
数値に切替え、前の値に切替えた数値を加算する。
以上のようにしてエラービットのあるアドレスを飛び越
すことができる。
すことができる。
［実施例コ
第１図は本発明の一実施例を示すブロック図である。
同図を参照して、このカウンタ回路は、ｎビット構成さ
れた集積回路であり、加算器１１，１２゜１３−１ ｎ
と、Ｄ−ＦＦ２１，２２．２３−２ｎと、飛び越し値設
定回路３と、一致検出回路４と、セレクタ５１，５２．
・・・５ｎとを含む。上記Ｄ−ＦＦ２１，２２． ・
・・２ｎの出力には、画像メモリ６のアドレス入力端子
が接続される。この画像メモリ６は入力される画像デー
タをＤ−ＦＦ２１゜２２・・・２ｎから送られているア
ドレスデータに従って順番に格納する。この画像メモリ
としては、現在２５６に〜６４Ｍバイトのものか市販さ
れており、本実施例には、いずれのものを使用してもよ
い。
れた集積回路であり、加算器１１，１２゜１３−１ ｎ
と、Ｄ−ＦＦ２１，２２．２３−２ｎと、飛び越し値設
定回路３と、一致検出回路４と、セレクタ５１，５２．
・・・５ｎとを含む。上記Ｄ−ＦＦ２１，２２． ・
・・２ｎの出力には、画像メモリ６のアドレス入力端子
が接続される。この画像メモリ６は入力される画像デー
タをＤ−ＦＦ２１゜２２・・・２ｎから送られているア
ドレスデータに従って順番に格納する。この画像メモリ
としては、現在２５６に〜６４Ｍバイトのものか市販さ
れており、本実施例には、いずれのものを使用してもよ
い。
上記飛び越し値設定回路３は、飛び越したいアドレス値
をＮとするとＮ−１を一致検出回路４に与える。この飛
び越し値設定回路３は、一致検出回路のＥＸ−ＯＲゲー
ト（後述）にハイレベル、ローレベルを与える回路であ
り、集積回路の外部に設けてもよい。
をＮとするとＮ−１を一致検出回路４に与える。この飛
び越し値設定回路３は、一致検出回路のＥＸ−ＯＲゲー
ト（後述）にハイレベル、ローレベルを与える回路であ
り、集積回路の外部に設けてもよい。
第２図に上記一致検出回路の回路図を示す。同図を参照
して、一致検出回路４は、ビット数個のＥＸ−ＯＲゲー
ト４１．４２＝−４ｎと、ＥＸ−ＯＲゲートの出力に接
続される多入力ＯＲゲート４ａとを有する。この一致検
出回路４は、カウンタの出力かＮ−１と一致すると、す
べてのＥＸ−ＯＲゲートから「０」を出力し、このＯＲ
ゲート４を通してセレクタ５のセレクト端子Ｓに与える
。
して、一致検出回路４は、ビット数個のＥＸ−ＯＲゲー
ト４１．４２＝−４ｎと、ＥＸ−ＯＲゲートの出力に接
続される多入力ＯＲゲート４ａとを有する。この一致検
出回路４は、カウンタの出力かＮ−１と一致すると、す
べてのＥＸ−ＯＲゲートから「０」を出力し、このＯＲ
ゲート４を通してセレクタ５のセレクト端子Ｓに与える
。
セレクタ５１，５２．・・・５ｎは、入力端子ＡＢと、
出力端子Ｙと、セレクト端子Ｓとを有し、通常は入力端
子Ａの値を出力し、一致検出回路４からのセレクト信号
がローレベルの場合に、入力端子をＢ側に切換える。こ
のセレクタ５としては、トランスミッションゲートが代
表的であるが、現在市販されている各種のものが使用で
きる。
出力端子Ｙと、セレクト端子Ｓとを有し、通常は入力端
子Ａの値を出力し、一致検出回路４からのセレクト信号
がローレベルの場合に、入力端子をＢ側に切換える。こ
のセレクタ５としては、トランスミッションゲートが代
表的であるが、現在市販されている各種のものが使用で
きる。
次に上記第１１図および第２図に示したカウンタ回路の
動作を説明する。この動作の説明においては、前提とし
て画像メモリ６のアドレス「５」にエラーがあり、この
アドレスを飛び越したい場合を例とする。この場合には
、まず飛び越し値設定回路３により「４」を設定し、一
致検出回路４のＥＸ−ＯＲ４１，４２，４３の入カゲー
ｈにＤｏ。
動作を説明する。この動作の説明においては、前提とし
て画像メモリ６のアドレス「５」にエラーがあり、この
アドレスを飛び越したい場合を例とする。この場合には
、まず飛び越し値設定回路３により「４」を設定し、一
致検出回路４のＥＸ−ＯＲ４１，４２，４３の入カゲー
ｈにＤｏ。
Ｄｉ、Ｄ２ （１００）を与え、他のＥＸ−ＯＲゲート
には「０」を与える。
には「０」を与える。
次に、Ｄ−ＦＦ２１，２２． ・ ２ｎがクロックパル
スのカウントを開始して、カウント出力が「３」となっ
たと仮定する。この場合には、一致検出回路４は設定値
「４」とカウント値が一致しないためハイレベルをセレ
クタ５のセレクト端子Ｓに出力する。セレクタ５の入力
端子は前の状態を維持する。したがって、加算器１１は
、前の状態に「１」をインクリメントするため、値は「
０」となり、加算器１２にキャリフラグを出力する。
スのカウントを開始して、カウント出力が「３」となっ
たと仮定する。この場合には、一致検出回路４は設定値
「４」とカウント値が一致しないためハイレベルをセレ
クタ５のセレクト端子Ｓに出力する。セレクタ５の入力
端子は前の状態を維持する。したがって、加算器１１は
、前の状態に「１」をインクリメントするため、値は「
０」となり、加算器１２にキャリフラグを出力する。
これにより、加算器１２は前の状態「０」に加算器１１
からのキャリフラグ「１」を加えるため、加算器１２の
値は「０」となり、加算器１３にキャリフラグを出力す
る。したがって、加算器１１゜１２．１３の値はｒ４Ｊ
（１００）となる。
からのキャリフラグ「１」を加えるため、加算器１２の
値は「０」となり、加算器１３にキャリフラグを出力す
る。したがって、加算器１１゜１２．１３の値はｒ４Ｊ
（１００）となる。
以上の状態において次のクロックパルスが入力されると
、Ｄ−ＦＦ２１，２２．２３は加算器１１．１２．１３
の値をアドレス出力端子から画像メモリ６および一致検
出回路４に与える。一致検出回路４はＤ−ＦＦ２１，２
２．２３・・・からの値ｒ４Ｊ （１００）と設定値
とが一致しているため、ローレベルの信号をセレクタ５
１，５２． ・・・５ｎのそれぞれのセレクト端子Ｓに
与える。セレクタ５は、そのローレベルの信号に応答し
て、入力端子をＡからＢに切替え、加算器１１には、ロ
ーレベルの信号を出力し、加算器１２には／Ｓイレベル
の信号を与える。したがって、加算器１１の値は前の状
態「０」のままで、加算器１２の値は「１ヲがインクリ
メントされる。すなわち前の状態に「２」を加えたのと
等価であり、加算器１１，１２．１３の値はｒ６Ｊ
（１１０）となる。この状態において、クロックパルス
が入力されるとＤ−ＦＦ２１，２２．２３によりｒ６ｊ
（１１０）が出力される。
、Ｄ−ＦＦ２１，２２．２３は加算器１１．１２．１３
の値をアドレス出力端子から画像メモリ６および一致検
出回路４に与える。一致検出回路４はＤ−ＦＦ２１，２
２．２３・・・からの値ｒ４Ｊ （１００）と設定値
とが一致しているため、ローレベルの信号をセレクタ５
１，５２． ・・・５ｎのそれぞれのセレクト端子Ｓに
与える。セレクタ５は、そのローレベルの信号に応答し
て、入力端子をＡからＢに切替え、加算器１１には、ロ
ーレベルの信号を出力し、加算器１２には／Ｓイレベル
の信号を与える。したがって、加算器１１の値は前の状
態「０」のままで、加算器１２の値は「１ヲがインクリ
メントされる。すなわち前の状態に「２」を加えたのと
等価であり、加算器１１，１２．１３の値はｒ６Ｊ
（１１０）となる。この状態において、クロックパルス
が入力されるとＤ−ＦＦ２１，２２．２３によりｒ６ｊ
（１１０）が出力される。
以上の動作により、「５」が飛び越され、アドレス「５
」にエラーのある画像メモリであっても、交換すること
なく使用することができるのである。
」にエラーのある画像メモリであっても、交換すること
なく使用することができるのである。
第３図は、上記第２図に示した一致検圧回路４の変更例
を示す回路図であり、前記第２図の実施例との相違は、
ＥＸ−ＯＲゲートおよびＯＲゲートに代えてＡＮＤゲー
トが使用されている点である。ＡＮＤゲートで構成され
た一致検出回路においても、上記第２図の実施例と同様
にＤＯ，ＤＩ。
を示す回路図であり、前記第２図の実施例との相違は、
ＥＸ−ＯＲゲートおよびＯＲゲートに代えてＡＮＤゲー
トが使用されている点である。ＡＮＤゲートで構成され
た一致検出回路においても、上記第２図の実施例と同様
にＤＯ，ＤＩ。
Ｄ２・・・Ｄｎとの一致を検出することかでき、多大力
ＡＮＤゲートにより、論理積をとることにより、上記第
２図の一致検出回路と同様のセレクト信号を出力するこ
とができる。
ＡＮＤゲートにより、論理積をとることにより、上記第
２図の一致検出回路と同様のセレクト信号を出力するこ
とができる。
また、第４図は減算回路を用いた場合の一致検出回路を
示す回路図であり、この一致検出回路を用いた場合にお
いても前記第２図および第３図の一致検出回路と同様の
セレクト信号を出力することかできる。以上第２図、第
３図および第４図で示されるごとく、この一致検出回路
として、設定値の一致を検出することができるものであ
れば、種々の設計変更を施すことが可能である。
示す回路図であり、この一致検出回路を用いた場合にお
いても前記第２図および第３図の一致検出回路と同様の
セレクト信号を出力することかできる。以上第２図、第
３図および第４図で示されるごとく、この一致検出回路
として、設定値の一致を検出することができるものであ
れば、種々の設計変更を施すことが可能である。
第５図はこの発明の他の実施例を示すブロック図であり
、第６図は一致検８回路の回路図である。
、第６図は一致検８回路の回路図である。
同図を参照して、上記第１図の実施例との相違は、画像
メモリ６のアドレス「５」およびｒｌ ００Ｊにエラー
ピットかあり、アドレス設定値回路３により「４」と「
９９」が設定され、一致検出回路４′はＥＸ−ＯＲゲー
ト４１，４２．−４ｎおよびＯＲゲー）４ａに加えて、
ＥＸ−ＯＲゲート７１．７２．−７ｎおよびＯＲゲー）
７ｂと、ＡＮＤゲート７ｃとを有している点である。す
なわち第５図の実施例によれば、アドレスが「４」にな
った場合には、第１図の実施例と同様に多入力ＯＲゲー
ト４ａからローレベルが出力され、ＡＮＤゲート７ｂを
通してセレクタ５に与えられる。
メモリ６のアドレス「５」およびｒｌ ００Ｊにエラー
ピットかあり、アドレス設定値回路３により「４」と「
９９」が設定され、一致検出回路４′はＥＸ−ＯＲゲー
ト４１，４２．−４ｎおよびＯＲゲー）４ａに加えて、
ＥＸ−ＯＲゲート７１．７２．−７ｎおよびＯＲゲー）
７ｂと、ＡＮＤゲート７ｃとを有している点である。す
なわち第５図の実施例によれば、アドレスが「４」にな
った場合には、第１図の実施例と同様に多入力ＯＲゲー
ト４ａからローレベルが出力され、ＡＮＤゲート７ｂを
通してセレクタ５に与えられる。
次に、アドレスか「９９Ｊになった場合には、ＥＸ−Ｏ
Ｒゲート７１，７２． ・＝７ｎから１−Ｏ」が出力
され、多入力ＯＲゲート７ａからＡＮＤゲ−１７ｂを通
してローレベルか出力される。以上のごとく、ビットエ
ラーが２つあっても、アドレスを飛び越すことができる
。すなわち、メモリにビットエラーがいくつあっても、
一致検出回路４′の面積拡大が許容できる範囲であれば
そのビットエラーに対応する数値を設定するこ止により
、メモリを交換する必要かなくなる。
Ｒゲート７１，７２． ・＝７ｎから１−Ｏ」が出力
され、多入力ＯＲゲート７ａからＡＮＤゲ−１７ｂを通
してローレベルか出力される。以上のごとく、ビットエ
ラーが２つあっても、アドレスを飛び越すことができる
。すなわち、メモリにビットエラーがいくつあっても、
一致検出回路４′の面積拡大が許容できる範囲であれば
そのビットエラーに対応する数値を設定するこ止により
、メモリを交換する必要かなくなる。
なお、上記第１図および第５図の実施例においては、飛
び越したいアドレスかある場合には、「２」をインクリ
メントしているか、それ以外の数値を設定することも可
能である。たとえば、４をインクリメントする場合には
、セレクト５２に代えて５３の入力端子Ｂをハイレベル
にすればよい。
び越したいアドレスかある場合には、「２」をインクリ
メントしているか、それ以外の数値を設定することも可
能である。たとえば、４をインクリメントする場合には
、セレクト５２に代えて５３の入力端子Ｂをハイレベル
にすればよい。
また、以上の実施例では、メモリとして画像メモリを例
としたが、シーケンシャルにデータをストアするように
したＲＡＭに使用することも可能である。
としたが、シーケンシャルにデータをストアするように
したＲＡＭに使用することも可能である。
さらに、上記実施例は集積回路にしているが、ディスク
リートにしてもよい。
リートにしてもよい。
［発明の効果］
以上の本発明は、加算器を用いたバイナリカウンタに、
飛び越したい値を設定した一致検出手段と、この一致検
出手段の出力に応答してインクリメントすべき数を２以
上の数値に切替える選択手段とを付加することにより、
メモリのエラービットを飛び越すことができるため、メ
モリを交換することなく使用することができるという効
果が得られる。
飛び越したい値を設定した一致検出手段と、この一致検
出手段の出力に応答してインクリメントすべき数を２以
上の数値に切替える選択手段とを付加することにより、
メモリのエラービットを飛び越すことができるため、メ
モリを交換することなく使用することができるという効
果が得られる。
第１図は本発明の一実施例を示すブロック図、第２図は
一致検出回路４の回路図、第３図および第４図は一致検
出回路の変更例を示す回路図、第５図はこの発明の他の
実施例を示す回路図、第６図は、第５図の一致検出回路
の回路図、第７図は従来のバイナリカウンタを示すブロ
ック図、第８図は加算器の構成を示す回路図である。 図において、１１． １２．・・・１ｎは加算器、２１
．２２．−２ｎはＩ）−ＦＦ、３は飛び越し値設定回路
、４は一致検圧回路、５１，５２．・・・５ｎはセレク
タ、６は画像メモリである。
一致検出回路４の回路図、第３図および第４図は一致検
出回路の変更例を示す回路図、第５図はこの発明の他の
実施例を示す回路図、第６図は、第５図の一致検出回路
の回路図、第７図は従来のバイナリカウンタを示すブロ
ック図、第８図は加算器の構成を示す回路図である。 図において、１１． １２．・・・１ｎは加算器、２１
．２２．−２ｎはＩ）−ＦＦ、３は飛び越し値設定回路
、４は一致検圧回路、５１，５２．・・・５ｎはセレク
タ、６は画像メモリである。
Claims (1)
- 【特許請求の範囲】 クロック信号に応答してデータ入力端子の値をアドレス
として出力する複数のフリップ・フロップ回路と、フリ
ップ・フロップ回路の出力を前の値に加算し、加算結果
を上記フリップ・フロップ回路のデータ入力端子に与え
る複数の加算器とを含むバイナリカウンタにおいて、 飛び越したいアドレスに対応する数値を１つ以上設定す
るための飛び越し値設定手段と、 上記フリップ・フロップ回路からのアドレスと上記飛び
越し値設定手段により設定された数値との一致を検出す
る一致検出手段と、 上記加算器によりインクリメントされる数値を設定する
ためのインクリメント数値設定手段と、上記一致検出手
段の一致検出信号に応答してインクリメントすべき数値
を２以上の数値に切替える選択手段とを有することを特
徴とするカウンタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148931A JPH0440700A (ja) | 1990-06-06 | 1990-06-06 | カウンタ回路 |
| US07/709,857 US5379410A (en) | 1990-06-06 | 1991-06-04 | Data generating apparatus generating consecutive data and having a data skip scheme and a method of operating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148931A JPH0440700A (ja) | 1990-06-06 | 1990-06-06 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0440700A true JPH0440700A (ja) | 1992-02-12 |
Family
ID=15463866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148931A Pending JPH0440700A (ja) | 1990-06-06 | 1990-06-06 | カウンタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5379410A (ja) |
| JP (1) | JPH0440700A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5781756A (en) * | 1994-04-01 | 1998-07-14 | Xilinx, Inc. | Programmable logic device with partially configurable memory cells and a method for configuration |
| JP3503659B2 (ja) * | 1994-10-25 | 2004-03-08 | 三菱電機エンジニアリング株式会社 | 制御信号発生装置 |
| US6556209B2 (en) * | 1995-10-13 | 2003-04-29 | Sony Corporation | Memory apparatus of digital video signal |
| US6148388A (en) * | 1997-07-22 | 2000-11-14 | Seagate Technology, Inc. | Extended page mode with memory address translation using a linear shift register |
| US6021482A (en) * | 1997-07-22 | 2000-02-01 | Seagate Technology, Inc. | Extended page mode with a skipped logical addressing for an embedded longitudinal redundancy check scheme |
| FR2821202B1 (fr) * | 2001-02-21 | 2003-06-20 | St Microelectronics Sa | Procede de test d'un plan-memoire a acces sequentiel, et dispositif semiconducteur de memoire a acces sequentiel correspondant |
| US7482962B2 (en) * | 2006-07-28 | 2009-01-27 | Samsung Electro-Mechanics | Systems, methods, and apparatuses for digital wavelet generators for Multi-Resolution Spectrum Sensing of Cognitive Radio applications |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5127678A (en) * | 1974-08-30 | 1976-03-08 | Nissan Motor | Seigyopuroguramu shiikensa |
| DE2961221D1 (en) * | 1978-06-24 | 1982-01-14 | Frankl & Kirchner | A jump-method in a memory-controlled sequential control device for machines, especially for industrial sewing machines, and sequential control circuits therefor |
| IT1149809B (it) * | 1980-06-12 | 1986-12-10 | Honeywell Inf Systems | Sequenziatore per unita' di controllo microprogrammata |
| US4514804A (en) * | 1981-11-25 | 1985-04-30 | Nippon Electric Co., Ltd. | Information handling apparatus having a high speed instruction-executing function |
| US4498146A (en) * | 1982-07-30 | 1985-02-05 | At&T Bell Laboratories | Management of defects in storage media |
| JPH0711789B2 (ja) * | 1985-12-28 | 1995-02-08 | 株式会社日立製作所 | 同時デ−タ転送制御装置 |
| US5119291A (en) * | 1987-03-26 | 1992-06-02 | International Business Machines Corporation | Modular data storage directories for large-capacity data storage units wherein the index to the records in a sector is located in the next adjacent sector |
| US5200959A (en) * | 1989-10-17 | 1993-04-06 | Sundisk Corporation | Device and method for defect handling in semi-conductor memory |
| US5249279A (en) * | 1989-11-03 | 1993-09-28 | Compaq Computer Corporation | Method for controlling disk array operations by receiving logical disk requests and translating the requests to multiple physical disk specific commands |
-
1990
- 1990-06-06 JP JP2148931A patent/JPH0440700A/ja active Pending
-
1991
- 1991-06-04 US US07/709,857 patent/US5379410A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5379410A (en) | 1995-01-03 |
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