JPH04277918A - ノイズ・シェーピング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はノイズ・シェーピング回
路に関し、特に入力データを量子化したときに生じる量
子化ノイズの周波数スペクトルを高い周波数領域に偏ら
せて分布させるノイズ・シェーピング回路に関する。

【０００２】

【従来の技術】従来のノイズ・シェーピング回路の一例
を図５に示す。図５において、従来例のノイズ・シェー
ピング回路は、入力データ１１５が入力される加算器１
５と、加算器１６と、出力データ１２０を出力する４ビ
ットの量子化器１７と、加算器１８と入力データ１１５
を１サンプリング周期にあたる８１ｎｓｅｃ遅延させて
出力する遅延回路１９と、入力データ１１５を１サンプ
リング周期にあたる８１ｎｓｅｃ遅延させて出力する遅
延回路２０と、乗算器２１とを備えて構成される。加算
器１８においては、量子化器１７の入力データ１１７と
出力データ１２０の差であるところの量子化誤差が計算
されて出力される。この量子化誤差１１８は、遅延回路
１９および２０と、乗算器２１と加算器１５および１６
により構成される２次の低域通過フィルタを通って、入
力にフィード・バックされる。ここで、図６（ａ），（
ｂ），（ｃ），（ｄ），（ｅ），（ｆ）および（ｇ）の
タイミング・チャートを用いて図５の従来例の動作を説
明する。説明を簡潔にするため、すべての加算器の遅延
時間をｔｄ　とする。また、図６（ａ）はサンプリング
・クロックφを示す。

【０００３】入力データ１１５は、加算器１５において
遅延回路２０の出力データと加算され、その出力データ
１１６は、加算器１６において乗算器２１の出力データ
と加算されて、その出力データ１１７は、加算器１８に
おいて量子化器１７の出力データ１２０と加算される。 図５の回路構成においては、このすべての加算が１サン
プリング周期の間で行われなければならない。加算器１
８の出力データ１１８は、遅延回路１９および２０と乗
算器２１により構成されるフィルタを通り、加算器１５
および１６にそれぞれ入力される。これにより、低域側
に分布する量子化誤差がキャンセルされるようにフィー
ド・バックがかかる。全周波数領域に分布する量子化誤
差は、量子化器１７のビット数で決まるため一定である
。このため高い周波数側に分布する量子化誤差が増加し
たようになり、量子化誤差は高周波域側に追いやられた
かたちで分布する。図５に示されるノイズ・シェーピン
グ回路の伝達関数を式（１）に示す。ここで、Ｘは入力
データ、Ｙは出力データ、Ｑは量子化誤差、Ｚ−１は、
１サンプリング周期の遅延を意味する。

【０００４】Ｙ＝Ｘ＋Ｑ×（１−Ｚ−１）２　　　（１
）上式において、（１−Ｚ−１）２　は２次の微分を表
わし、これは高域通過フィルタとして働くので量子化誤
差Ｑが高周波側に偏って分布し、ノイズ・シェーピング
がかかることが式（１）からも分かる。ただし、上述し
たように、図５の回路構成においては、すべての加算が
１サンプリング周期の間で行なわなければならず、また
、加算器での遅延時間ｔｄ　には、下記の式（２）に示
される条件を満たさなければならない。

【０００５】 　　ｔｄ　＜８１／３（ｎｓｅｃ）［つまり、ｔｄ　＜
２７（ｎｓｅｃ）］　　（２）

【発明が解決しようとす
る課題】上述したように、従来のノイズ・シェーピング
回路の回路構成においては、３回の加算が１サンプリン
グ周期の間に完了しなくてはならず、非常に高速な加算
器が必要となる。このためにはキャリー・ルックアヘッ
ド方式等の加算方式が必要となり、加算器のハード・ウ
ェアが増大してしまうという欠点がある。また、この欠
点を避ける手段の一つとして、サンプリング周波数を下
げる方法がある。式（２）からも明白なように、サンプ
リング周波数を下げれば加算に費やせる時間は長くなり
、ハード・ウェアが削減できるためである。しかし、特
性の劣化は避けられない。なぜなら、ノイズ・シェーピ
ングの効果であるＳ／Ｎ比は、下記の式（３）で表わさ
れる。ここで、Ｒｏ　はオーバー・サンプリング比で、
信号周波数帯域に対するサンプリング周波数の比である
。

【０００６】 Ｓ／Ｎｍａｘ　＝（９π／２）・（Ｒｏ　／２π）３　
　　（３）式（３）より分かるように、サンプリング周
波数を低くすることはＲｏ　を小さくすることであり、
Ｓ／Ｎ比が劣化するという結果を生じるからである。例
えば、サンプリング周波数を半分に下げると、加算に費
やせる時間は全体で２倍になるが、ノイズ・シェーピン
グの効果であるＳ／Ｎ比は約９ｄＢ劣化してしまうとい
う大きな欠点がある。

【０００７】

【課題を解決するための手段】第１の発明のノイズ・シ
ェーピング回路は、所定の入力データと、特定の第１の
データとを加算して出力する第１の加算器と、前記第１
の加算器の出力データを、所定のサンプリング・クロッ
クの立上りエッジにおいてラッチし、特定の時間周期遅
れのデータとして出力する第１の遅延回路と、前記第１
の遅延回路の出力データと、特定の第２のデータとを加
算して出力する第２の加算器と、前記第２の加算器の出
力データを、前記サンプリング・クロックの立上りエッ
ジにおいてラッチし、特定の時間周期遅れのデータとし
て出力する第２の遅延回路と、前記第２の遅延回路の出
力データを量子化し、外部に対する出力データとして出
力する量子化器と、前記第２の遅延回路の出力データと
、前記量子化器の出力データとを加算して、前記第１の
データとして出力する第３の加算器と、前記第１のデー
タに特定の数値を乗じて、前記第２のデータとして出力
する乗算器と、を備えて構成される。

【０００８】また、第２の発明のノイズ・シェーピング
回路は、所定の入力データと、特定の第１のデータとを
加算して出力する第１の加算器と、前記第１の加算器の
出力データを、所定のサンプリング・クロックの立上り
エッジにおいてラッチし、特定の時間周期遅れのデータ
として出力する第１の遅延回路と、前記第１の遅延回路
の出力データと、特定の第２のデータとを加算して出力
する第２の加算器と、前記第２の加算器の出力データを
量子化し、外部に対する出力データとして出力する量子
化器と、前記第２の加算器の出力データと、前記量子化
器の出力データとを加算して出力する第３の加算器と、
前記第３の加算器の出力データを、前記サンプリング・
クロックの立上りエッジにおいてラッチし、特定の時間
周期遅れのデータを前記第１のデータとして出力する第
２の遅延回路と、前記第１のデータに特定の数値を乗じ
て、前記第２のデータとして出力する乗算器と、を備え
て構成される。

【０００９】なお、前記第１の加算器に対する入力デー
タは、一定時間周期ごとに入力されるディジタル・デー
タにより形成され、前記量子化器から出力される出力デ
ータが、一定時間周期ごとに出力されるディジタル・デ
ータにより形成されてもよく、また、前記量子化器が、
入力データをＮ（正整数）ステップに量子化して出力す
る量子化器であってもよい。

【００１０】

【実施例】次に本発明について図面を用いて説明する。 図１は本発明の第１の実施例を示すブロック構成図であ
る。図１に示されるように、本実施例は、それぞれ２０
ビットと２０ビットのデータを加算する加算器１および
２と、２０ビットと４ビットのデータを加算する加算器
７と、２０ビットのデータ幅をもつ遅延回路２および５
と、乗算器４と、４ビットの量子化器６とを備えて構成
される。

【００１１】図１において、入力データ１０１は加算器
１に入力され、加算器１の出力データ１０２は遅延回路
２に入力されて、遅延回路２の出力データ１０３は加算
器３に入力される。加算器３においては、前記出力デー
タ１０３と乗算器４の出力データが加算され、その出力
データ１０４は遅延回路５に入力され、遅延回路５の出
力データ１０５は加算器７と量子化器６に入力される。 量子化器６の出力データ１０７は加算器７に入力される
とともに、出力データとして外部に出力される。加算器
７においては、量子化器６の出力データ１０７と遅延回
路５の出力データ１０５が加算され、その出力データ１
０６は乗算器４と加算器１に入力され、乗算器４の出力
データは加算器３に入力される。

【００１２】以下、図２（ａ），（ｂ），（ｃ），（ｄ
），（ｅ），（ｆ）および（ｇ）のタイミング・チャー
トを用いて、本実施例の動作を説明する。入力データ１
０１はサンプリング・クロックφ（図２（ａ）参照）の
立ち上がりエッジに同期して変化し、加算器１に入力さ
れる。加算器１の出力データ１０２は、遅延回路２によ
ってサンプリング・クロックφの立ち上がりエッジでラ
ッチされる。１サンプリング周期遅れの遅延回路２の出
力データ１０３は加算器３に入力され、加算器３の出力
データ１０４は遅延回路５に入力される。遅延回路５に
おいては、サンプリング・クロックφの立ち上がりエッ
ジでデータがラッチされ、当該データは１サンプリング
周期遅延して出力される。遅延回路５の出力データ１０
５は量子化器６において量子化され、出力データ１０７
として外部に出力される。また、遅延回路５の出力デー
タ１０５と量子化器６の出力データ１０７は加算器７に
入力されて加算され、加算器７の出力データ１０６は乗
算器４と加算器１に入力される。乗算器４においては、
入力データ１０６は−２倍されて加算器３に入力される
。即ち、加算器１および３の出力データ１０２および１
０４は、それぞれ遅延回路２および５においてラッチさ
れるため、加算器７における加算と加算器１における加
算、および加算器７における加算と加算器３における加
算が１サンプリング周期の間において行えればよい。こ
こで、乗算器４における操作は、データを１ビット右シ
フトと符号ビットの反転で実現できるため、乗算器４の
遅延は殆んど問題にはならない。即ち、１サンプリング
周期の間に２回の加算ができれば、本ノイズ・シェーピ
ング回路動作可能であることがわかる。前述の従来のノ
イズ・シェーピング回路の例と比較するため、サンプリ
ング周期を８１ｎｓｅｃ、データのビット数が同じもの
とすると、一つの加算器においては４０．５ｎｓｅｃ以
内に加算を完了すればよいことになる。４０．５ｎｓｅ
ｃで動作する加算器が、前述の２７ｎｓｅｃで動作する
加算器よりも少ないハード・ウェアで構成できることは
明白である。

【００１３】次に、本ノイズ・シェーピング回路の伝達
関数を下記の式（４）に示す。ここでＸは入力データ、
Ｙは出力データ、Ｑは量子化誤差、Ｚ−１は１サンプリ
ング周期の遅延を、Ｚ−２は２サンプリング周期遅れの
遅延を意味している。

【００１４】Ｙ＝ＸＺ−２＋Ｑ×（１−Ｚ−１）２　　
（４）上記式（４）において、（１−Ｚ−１）２　は２
次の微分を表わしており、これは高域通過フィルタとし
て働くので量子化誤差Ｑが高周波側に偏って分布し、ノ
イズ・シェーピングかかることがわかる。前述の従来例
との違いは、入力データが２サンプリング周期遅れて出
力されることだけであり、ノイズ・シェーピングの特性
であるＱの項には何ら変化がなく問題にはならない。

【００１５】以上、述べたように本発明のノイズ・シェ
ーピング回路は、従来のノイズ・シェーピング回路と同
等のノイズ・シェーピング特性が得られ、なおかつ、従
来に比べて加算器のハード・ウェアを軽減することがで
きるという利点を有している。また、本実施例で述べた
データ，加算器，量子化器のビット数や、サンプリング
周波数の値を変えたとしても、上述した効果が得られる
ことは言うまでもない。

【００１６】次に本発明の第２の実施例について図面を
用いて説明する。図３は本実施例のノイズ・シェーピン
グ回路のブロック構成図である。図３に示されるように
、本実施例は、２０ビットと２０ビットのデータを加算
する加算器８および１０と、２０ビットと４ビットのデ
ータを加算する加算器１２と、２０ビットのデータ幅を
もつ遅延回路９および１３と、乗算器１４と、４ビット
の量子化器１１とを備えて構成される。

【００１７】図３において、入力データ１０８は加算器
８に入力され、加算器８の出力データ１０９は遅延回路
９に入力されて、遅延回路９の出力データ１１０は加算
器１０に入力される。加算器１０においては、前記出力
データ１１０と乗算器１４の出力データが加算され、そ
の出力データ１１１は加算器１２と量子化器１１に入力
され、量子化器１１の出力データ１１４は加算器１２に
入力されるとともに、出力データとして外部に出力され
る。加算器１２においては、加算器１０の出力データ１
１１と量子化器１１の出力データ１１４が加算され、そ
の出力データ１１２は遅延回路１３に入力され、遅延回
路１３の出力データ１１３は乗算器１４と加算器８に入
力され、乗算器１４の出力データは加算器１０に入力さ
れる。

【００１８】以下、図４（ａ），（ｂ），（ｃ），（ｄ
），（ｅ），（ｆ）および（ｇ）のタイミング・チャー
トを用いて、本実施例の動作を説明する。入力データ１
０８はサンプリング・クロックφの立ち上がりエッジに
同期して変化し、加算器８に入力される。加算器８の出
力データ１０９は、遅延回路９によってサンプリング・
クロックφの立ち上がりエッジでラッチされる。１サン
プリング周期遅れの遅延回路９の出力データ１１０は加
算器１０に入力され、加算器１０の出力データ１１１は
、量子化器１１において量子化され、出力データ１１４
として出力される。また、加算器１０の出力データ１１
と量子化器１１の出力データ１１４は加算器１２に入力
され、加算器１２の出力データ１１２は遅延回路１３に
入力される。遅延回路１３においては、φの立ち上がり
エッジでデータ１１２がラッチされ、当該データは１サ
ンプリング周期遅延して出力される。遅延回路１３の出
力データ１１３は乗算器１４と加算器８に入力される。 乗算器１４においては、入力データ１１３は−２倍され
て加算器１０に出力される。

【００１９】本実施例の前述の第１の実施例との相違点
は、遅延回路１３の接続位置である。図３のような構成
にすることで、１サンプリング周期の間に行わなければ
ならない加算作用は、加算器８における加算、加算器１
０と加算器１２における加算である。つまり、第１の実
施例に比較して、加算器８（第１の実施例における加算
器１にあたる）における加算は、１サンプリング周期の
間に完了すればよいため、第１の実施例の場合よりもさ
らにハード・ウェアの削減が期待できる。下記の式（５
）に示されるのは、図３の回路の伝達関数である。

【００２０】 Ｙ＝ＸＺ−１＋Ｑ×（１−Ｚ−１）２　　　　　（５）
上記式（５）と、前述の式（１）との相異点は、入力デ
ータが１サンプリング周期遅れて出力されることだけで
あり、ノイズ・シェーピングの特性であるＱの項には何
ら変化がなく、同様の効果が期待できる。ここで、記号
の意味は前述のものと同じである。

【００２１】以上、説明したように、本発明のノイズ・
シェーピング回路は、従来のノイズ・シェーピング回路
と同等のノイズ・シェーピング特性が得られ、なおかつ
、従来に比べて加算器のハード・ウェアを軽減すること
ができるという利点を有している。また、本実施例で述
べたデータ，加算器，量子化器のビット数や、サンプリ
ング周波数の値を変えたとしても、上述した効果が得ら
れることは言うまでもない。

【００２２】

【発明の効果】上述したように、本発明のノイズ・シェ
ーピング回路は、従来のノイズ・シェーピング回路と同
等のノイズ・シェーピング特性を保持し、なおかつ、従
来に比べて加算器のハード・ウェアを軽減することがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック構成図で
ある。

【図２】第１の実施例の動作タイミング・チャートを示
す図である。

【図３】本発明の第２の実施例を示すブロック構成図で
ある。

【図４】第２の実施例の動作タイミング・チャートを示
す図である。

【図５】従来例を示すブロック構成図である。

【図６】従来例の動作タイミング・チャートを示す図で
ある。

【符号の説明】

１，３，７，８，１０，１２，１５，１６，１８　　　
　加算器 ２，５，９，１３，１９，２０　　　　遅延回路４，１
４，２１　　　　乗算器 ６，１１，１７　　　　量子化器

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　所定の入力データと、特定の第１のデ
   ータとを加算して出力する第１の加算器と、前記第１の
   加算器の出力データを、所定のサンプリング・クロック
   の立上りエッジにおいてラッチし、特定の時間周期遅れ
   のデータとして出力する第１の遅延回路と、前記第１の
   遅延回路の出力データと、特定の第２のデータとを加算
   して出力する第２の加算器と、前記第２の加算器の出力
   データを、前記サンプリング・クロックの立上りエッジ
   においてラッチし、特定の時間周期遅れのデータとして
   出力する第２の遅延回路と、前記第２の遅延回路の出力
   データを量子化し、外部に対する出力データとして出力
   する量子化器と、前記第２の遅延回路の出力データと、
   前記量子化器の出力データとを加算して、前記第１のデ
   ータとして出力する第３の加算器と、前記第１のデータ
   に特定の数値を乗じて、前記第２のデータとして出力す
   る乗算器と、を備えることを特徴とするノイズ・シェー
   ピング回路。
2. 【請求項２】　　所定の入力データと、特定の第１のデ
   ータとを加算して出力する第１の加算器と、前記第１の
   加算器の出力データを、所定のサンプリング・クロック
   の立上りエッジにおいてラッチし、特定の時間周期遅れ
   のデータとして出力する第１の遅延回路と、前記第１の
   遅延回路の出力データと、特定の第２のデータとを加算
   して出力する第２の加算器と、前記第２の加算器の出力
   データを量子化し、外部に対する出力データとして出力
   する量子化器と、前記第２の加算器の出力データと、前
   記量子化器の出力データとを加算して出力する第３の加
   算器と、前記第３の加算器の出力データを、前記サンプ
   リング・クロックの立上りエッジにおいてラッチし、特
   定の時間周期遅れのデータを前記第１のデータとして出
   力する第２の遅延回路と、前記第１のデータに特定の数
   値を乗じて、前記第２のデータとして出力する乗算器と
   、を備えることを特徴とするノイズ・シェーピング回路
   。
3. 【請求項３】　　前記第１の加算器に対する入力データ
   が、一定時間周期ごとに入力されるディジタル・データ
   により形成され、前記量子化器から出力される出力デー
   タが、一定時間周期ごとに出力されるディジタル・デー
   タにより形成される請求項１および２記載のノイズ・シ
   ェーピング回路。
4. 【請求項４】　　前記量子化器が、入力データをＮ（正
   整数）ステップに量子化して出力する請求項１および２
   記載のノイズ・シェーピング回路。