JPH04278551A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04278551A JPH04278551A JP3040407A JP4040791A JPH04278551A JP H04278551 A JPH04278551 A JP H04278551A JP 3040407 A JP3040407 A JP 3040407A JP 4040791 A JP4040791 A JP 4040791A JP H04278551 A JPH04278551 A JP H04278551A
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- substrate
- electrodes
- semiconductor
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- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
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Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。
【０００２】
【従来の技術】従来の薄型の半導体装置としては完成し
たパッケージを表面実装するＴｈｉｎ−Ｓｉｎｇｌｅ−
Ｏｕｔｌｉｎｅ−Ｐａｃｋａｇｅ（以下ＴＳＯＰと略す
）、半導体素子を実装基板に直接実装するＣｈｉｐ−Ｏ
ｎ−Ｂｏａｒｄ（以下ＣＯＢと略す）、バンプを介して
半導体素子をフェースダウンに実装基板に実装するＦｌ
ｉｐ−Ｃｈｉｐ−Ｏｎ−Ｂｏａｒｄ（以下ＦＣＯＢと略
す）などがあった。
たパッケージを表面実装するＴｈｉｎ−Ｓｉｎｇｌｅ−
Ｏｕｔｌｉｎｅ−Ｐａｃｋａｇｅ（以下ＴＳＯＰと略す
）、半導体素子を実装基板に直接実装するＣｈｉｐ−Ｏ
ｎ−Ｂｏａｒｄ（以下ＣＯＢと略す）、バンプを介して
半導体素子をフェースダウンに実装基板に実装するＦｌ
ｉｐ−Ｃｈｉｐ−Ｏｎ−Ｂｏａｒｄ（以下ＦＣＯＢと略
す）などがあった。
【０００３】ＴＳＯＰの断面図を図４に示す。半導体素
子１はアイランド１４ａにＡｇペースト層１５などで固
着され、金線ワイヤ１３で電極２ａとリード１４がボン
ディングされた後、樹脂１２ａで封止される。半導体装
置を薄くするため、リードフレーム材厚，半導体素子厚
，樹脂厚をそれぞれ可能な限り薄くしているのが特徴で
ある。
子１はアイランド１４ａにＡｇペースト層１５などで固
着され、金線ワイヤ１３で電極２ａとリード１４がボン
ディングされた後、樹脂１２ａで封止される。半導体装
置を薄くするため、リードフレーム材厚，半導体素子厚
，樹脂厚をそれぞれ可能な限り薄くしているのが特徴で
ある。
【０００４】ＣＯＢの断面図を図５（ａ），（ｂ）に示
す。半導体素子１はＡｇペースト層１５などで固着によ
り実装基板１６に直接実装され、図５（ａ）に示す様に
金線ワイヤ１３または図５（ｂ）に示す様に絶縁フィル
ムに銅メッキしたテープ（以下ＴＡＢテープと略す）な
どで電極２ａと基板１６上に設けられた配線層７ａをボ
ンディングした後樹脂１２ａで封止される。
す。半導体素子１はＡｇペースト層１５などで固着によ
り実装基板１６に直接実装され、図５（ａ）に示す様に
金線ワイヤ１３または図５（ｂ）に示す様に絶縁フィル
ムに銅メッキしたテープ（以下ＴＡＢテープと略す）な
どで電極２ａと基板１６上に設けられた配線層７ａをボ
ンディングした後樹脂１２ａで封止される。
【０００５】ＦＣＯＢの断面図を図６に示す。半導体素
子１の電極２ａ上にはバンプ３ａが形成されており、こ
のバンプ３ａと実装基板１６上の配線層７ｂ上へ直接接
続された後、樹脂１２ａで封止される。
子１の電極２ａ上にはバンプ３ａが形成されており、こ
のバンプ３ａと実装基板１６上の配線層７ｂ上へ直接接
続された後、樹脂１２ａで封止される。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は、
ＴＳＯＰの場合に金線ワイヤで素子電極とリードフレー
ムがボンディングされる。素子電極部以外での金線ワイ
ヤと素子の接触を防止するために金線ワイヤの素子表面
からの高さをある一定以上、保つ必要があり、さらに金
線ワイヤの保護のため金線ワイヤ上の樹脂厚もある程度
必要であった。また樹脂の封入を容易にするためリード
フレームのアイランド下面の樹脂厚と素子上面の樹脂厚
を均等にする必要があった。
ＴＳＯＰの場合に金線ワイヤで素子電極とリードフレー
ムがボンディングされる。素子電極部以外での金線ワイ
ヤと素子の接触を防止するために金線ワイヤの素子表面
からの高さをある一定以上、保つ必要があり、さらに金
線ワイヤの保護のため金線ワイヤ上の樹脂厚もある程度
必要であった。また樹脂の封入を容易にするためリード
フレームのアイランド下面の樹脂厚と素子上面の樹脂厚
を均等にする必要があった。
【０００７】従って半導体素子の上下にある一定以上の
樹脂厚が必要であるため半導体装置の薄型化には限界が
あった。また金線ワイヤを素子表面からある一定以上の
高さに保つためには、素子の電極をなるべく素子の端部
に配置しなければならないという制限もあり、回路設計
上大きな障害となっていた。
樹脂厚が必要であるため半導体装置の薄型化には限界が
あった。また金線ワイヤを素子表面からある一定以上の
高さに保つためには、素子の電極をなるべく素子の端部
に配置しなければならないという制限もあり、回路設計
上大きな障害となっていた。
【０００８】一方、ＣＯＢ，ＦＣＯＢ等の基板に半導体
素子を直接実装する方法は、半導体素子のユーザが素子
の組立を行うため、半導体装置としての汎用性が著しく
低く特殊用途に限られていた。さらにＣＯＢについては
ＴＳＯＰと同様に金線ワイヤやＴＡＢテープによる接続
を行うため素子電極の位置制限という問題点があり、Ｆ
ＣＯＢについては実装基板の電極位置が、該当素子のみ
しか利用できず、他メーカーの同種製品が使用できない
という汎用性の低さが問題点としてあった。
素子を直接実装する方法は、半導体素子のユーザが素子
の組立を行うため、半導体装置としての汎用性が著しく
低く特殊用途に限られていた。さらにＣＯＢについては
ＴＳＯＰと同様に金線ワイヤやＴＡＢテープによる接続
を行うため素子電極の位置制限という問題点があり、Ｆ
ＣＯＢについては実装基板の電極位置が、該当素子のみ
しか利用できず、他メーカーの同種製品が使用できない
という汎用性の低さが問題点としてあった。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
複数の電極の上に形成されたバンプと該バンプの高さよ
りも低い厚さで表面を覆う保護膜を有する半導体チップ
と、表面には前記電極の位置に対応して配置されて前記
半導体チップを前記バンプを介して搭載して接続する複
数の基板側電極を有し、裏面には前記基板側電極に配線
層およびスルーホールを介して接続される複数の外部接
続用端子を有する基板とを含んで構成される。
複数の電極の上に形成されたバンプと該バンプの高さよ
りも低い厚さで表面を覆う保護膜を有する半導体チップ
と、表面には前記電極の位置に対応して配置されて前記
半導体チップを前記バンプを介して搭載して接続する複
数の基板側電極を有し、裏面には前記基板側電極に配線
層およびスルーホールを介して接続される複数の外部接
続用端子を有する基板とを含んで構成される。
【００１０】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例の断面図を含む斜視図である
。半導体素子１の電極２にバンプ３が形成された後、ポ
ッティング等により保護薄膜４が素子表面を保護する。 保護薄膜４はバンプ３よりも薄く形成する。基板５の素
子側の面には基板側電極６が素子側電極２と同一位置に
設けられており、各基板側電極６からはスルーホール８
を経由してもう一方の面上の外部端子１０へ接続する配
線７が導出しており、素子からの電気信号を外部へ伝達
する。基板５の表面は基板側電極６，外部端子１０を除
いてソルダレジスト層９のような絶縁層が形成されてい
る。
。図１は本発明の一実施例の断面図を含む斜視図である
。半導体素子１の電極２にバンプ３が形成された後、ポ
ッティング等により保護薄膜４が素子表面を保護する。 保護薄膜４はバンプ３よりも薄く形成する。基板５の素
子側の面には基板側電極６が素子側電極２と同一位置に
設けられており、各基板側電極６からはスルーホール８
を経由してもう一方の面上の外部端子１０へ接続する配
線７が導出しており、素子からの電気信号を外部へ伝達
する。基板５の表面は基板側電極６，外部端子１０を除
いてソルダレジスト層９のような絶縁層が形成されてい
る。
【００１１】各部材の厚さは半導体素子１が０．３５ｍ
ｍ，バンプ３が０．０５ｍｍ，ソルダレジスト層９を含
む基板５が０．２ｍｍで作成されるため、半導体装置の
取付高さは０．６ｍｍ程度となる。これはＴＳＯＰの取
付高さの５０％程度に抑えられるため、本実施例の半導
体装置を用いる装置、例えばメモリカードなどでより一
層の薄型化が図れる。
ｍ，バンプ３が０．０５ｍｍ，ソルダレジスト層９を含
む基板５が０．２ｍｍで作成されるため、半導体装置の
取付高さは０．６ｍｍ程度となる。これはＴＳＯＰの取
付高さの５０％程度に抑えられるため、本実施例の半導
体装置を用いる装置、例えばメモリカードなどでより一
層の薄型化が図れる。
【００１２】図２（ａ）は素子１が接続される側の基板
５の平面図、図２（ｂ）は外部端子１０側から見た平面
図である。図１（ａ）において基板側電極６は素子１の
電極２の位置に一致させて作成されるため、非常に有利
となる。
５の平面図、図２（ｂ）は外部端子１０側から見た平面
図である。図１（ａ）において基板側電極６は素子１の
電極２の位置に一致させて作成されるため、非常に有利
となる。
【００１３】また図１（ｂ）において外部端子１０は所
定の間隔で並んでおり、この間隔を規格化することによ
り本実施例の半導体装置の汎用性はＣＯＢ，ＦＣＯＢな
どよりもはるかに高くなる。また本実施例の半導体装置
の外部端子１０の端子下面の平坦度（コプラナリティー
）はＴＳＯＰに比較しかなり小さく、実装上有利となる
。
定の間隔で並んでおり、この間隔を規格化することによ
り本実施例の半導体装置の汎用性はＣＯＢ，ＦＣＯＢな
どよりもはるかに高くなる。また本実施例の半導体装置
の外部端子１０の端子下面の平坦度（コプラナリティー
）はＴＳＯＰに比較しかなり小さく、実装上有利となる
。
【００１４】図３（ａ）は本発明の第２の実施例の部分
断面図を含む斜視図である。この実施例では外部端子１
０に導電性の外部端子用スペーサ１１を接続している。 図３（ｂ）は図３（ａ）の半導体装置の側面図であり、
この図からわかるように外部端子用スペーサ１１で基板
５の下方に空間を設けることにより実装した際に実装基
板のそり，うねりを吸収できる利点がある。特に半導体
装置の面積が大型化したときに、実装基板のそり，うね
りの影響を受けやすくなるのでこの実施例が有効となる
。
断面図を含む斜視図である。この実施例では外部端子１
０に導電性の外部端子用スペーサ１１を接続している。 図３（ｂ）は図３（ａ）の半導体装置の側面図であり、
この図からわかるように外部端子用スペーサ１１で基板
５の下方に空間を設けることにより実装した際に実装基
板のそり，うねりを吸収できる利点がある。特に半導体
装置の面積が大型化したときに、実装基板のそり，うね
りの影響を受けやすくなるのでこの実施例が有効となる
。
【００１５】
【発明の効果】以上説明したように本発明は、半導体素
子上の電極上にバンプを形成し、このバンプの厚さより
も薄い保護薄膜を素子表面に施した後素子電極の位置と
同一位置に電極を設けた基板とバンプを介して接続する
構造をもつ。又基板電極はスルーホールを経由して裏面
外部端子へ配線でつながる構造をもっている。
子上の電極上にバンプを形成し、このバンプの厚さより
も薄い保護薄膜を素子表面に施した後素子電極の位置と
同一位置に電極を設けた基板とバンプを介して接続する
構造をもつ。又基板電極はスルーホールを経由して裏面
外部端子へ配線でつながる構造をもっている。
【００１６】以上のような構造をもつため、本発明の半
導体装置の厚さは、従来の樹脂封止型半導体装置の５０
％以下になり、半導体装置を使用する装置の薄型化に効
果がある。また、素子電極位置に対する組立側の制約が
なくなるため、回路設計上非常に有利になる。また外部
端子の位置が規格化されれば、本発明の半導体装置の汎
用性は非常に高くなる。さらに外部端子の変形はなくな
るため、コプラナリティーは非常に小さくでき、実装上
効果を有する。
導体装置の厚さは、従来の樹脂封止型半導体装置の５０
％以下になり、半導体装置を使用する装置の薄型化に効
果がある。また、素子電極位置に対する組立側の制約が
なくなるため、回路設計上非常に有利になる。また外部
端子の位置が規格化されれば、本発明の半導体装置の汎
用性は非常に高くなる。さらに外部端子の変形はなくな
るため、コプラナリティーは非常に小さくでき、実装上
効果を有する。
【図１】本発明の第１の実施例の部分断面斜視図である
。
。
【図２】（ａ），（ｂ）はそれぞれ図１の基板の上面図
および下面図である。
および下面図である。
【図３】（ａ），（ｂ）はそれぞれ本発明の第２の実施
例の部分断面斜視図および側面図である。
例の部分断面斜視図および側面図である。
【図４】従来のＴＳＯＰの一例の断面図である。
【図５】（ａ），（ｂ）はそれぞれ従来のＣＯＢの二つ
の側の断面図である。
の側の断面図である。
【図６】従来のＦＣＯＢの一例の断面図である。
１ 半導体素子
２ 電極
３ バンプ
４ 保護薄膜
５ 基板
６ 基板側電極
７，７ａ 配線層
８ スルーホール
９ ソルダレジスト層
１０ 外部端子
１１ 外部端子用スペーサ
Claims (1)
- 【請求項１】 複数の電極の上に形成されたバンプと
該バンプの高さよりも低い厚さで表面を覆う保護膜を有
する半導体チップと、表面には前記電極の位置に対応し
て配置されて前記半導体チップを前記バンプを介して搭
載して接続する複数の基板側電極を有し、裏面には前記
基板側電極に配線層およびスルーホールを介して接続さ
れる複数の外部接続用端子を有する基板とを含むことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040407A JPH04278551A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040407A JPH04278551A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278551A true JPH04278551A (ja) | 1992-10-05 |
Family
ID=12579810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3040407A Pending JPH04278551A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278551A (ja) |
-
1991
- 1991-03-07 JP JP3040407A patent/JPH04278551A/ja active Pending
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