JPH04278577A - バイポーラ型半導体装置およびその製造方法 - Google Patents

バイポーラ型半導体装置およびその製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＬａｔｅｒａｌｌｙ　　
Ｇｒａｄｅｄ　　Ｅｍｉｔｔｅｒ（ＬＧＥ）構造を有す
るバイポーラ型半導体装置の製造方法に関し、エミッタ
接合に逆方向バイアスされて現れるホットキャリア現象
を改善したバイポーラ型半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】１μｍ以下のサブミクロン級バイポーラ
トランジスタ又はＢｉＣＭＯＳ素子に形成されるバイポ
ーラトランジスタは、ホットキャリア現象によりトラン
ジスタの増幅特性の劣化現象が甚だしい。
【０００３】ホットキャリア現象によるトランジスタの
劣化現象を改善するために、エミッタ接合の形状をグレ
ーディングさせて水平的電界の強度を減少させたＬａｔ
ｅｒａｌｌｙ　　Ｇｒａｄｅｄ　　Ｅｍｉｔｔｅｒ（Ｌ
ＧＥ）構造を有する半導体装置の製造方法が三菱電機（
株）の本田等により１９９０年ＩＥＤＭに発表されてい
る。
【０００４】図２は従来のＬａｔｅｒａｌｌｙ　　Ｇｒ
ａｄｅｄ　　Ｅｍｉｔｔｅｒ（ＬＧＥ）構造を有するバ
イポーラ型半導体装置を示す断面図である。ｐ型半導体
基板にｎ−型エピタキシャル層１を成長させるとともに
ｎ＋埋め込み層を成長させ、上記エピタキシャル層１の
上部に熱酸化物層３ａを成長させ、エピタキシャル層１
の所定領域に通常のバイポーラ製造工程によりイオン注
入を施した後、ｐ型ベース領域２ａとｐ＋型ベース領域
２ｂからなるｐ型ベース領域２を拡散させる。熱酸化物
層３ａの上部には気相成長酸化物層３ｂを気相成長（Ｃ
ＶＤ）させて酸化物層３を形成し、酸化物層３の所定領
域をエッチングしてエミッタ窓４を形成し、エミッタ窓
に酸化物層を成膜した後にドライエッチングによってエ
ミッタ窓４内に酸化物層サイドウォール６を形成する。 酸化物サイドウォール６が形成されて狭くなったエミッ
タ窓４を通じてｎ＋型のイオンをイオン注入して拡散の
後にｎ＋型エミッタ領域５ｂを拡散することにより、ｎ
＋型エミッタ領域２５ｂとｎ＋型エミッタ領域５ａから
なるｎ型エミッタ領域５を形成したものである。
【０００５】このような方法で製造されたものは、ｎ−
イオン注入を施してｎ−イオン注入領域上部に酸化物サ
イドウォールを形成した後、ｎ＋イオン注入を施して熱
処理する間にイオン注入された領域を活性化させること
により、深い接合が形成されるという問題点を有してお
り、また酸化物サイドウォール形成時に現れるシリコン
のオーバーエッチングと、酸化物層下に存在するピーク
フィールドによるトラップ形成と、酸化物層サイドウォ
ールによる電流駆動力低下等の理由により、サブミクロ
ン級多結晶シリコンエミッタの製造に用いることができ
なかった。
【０００６】図３は従来の他の半導体装置の断面図であ
る。ｐ型半導体基板にｎ−型エピタキシャル層１を成長
させるとともにｎ＋埋め込み層を成長させ、ｎ−型エピ
タキシャル層１の上部に酸化物層３ａを成長させ、ｎ−
型エピタキシャル層１の所定領域に通常のバイポーラ製
造工程によりイオン注入を施した後、ｐ−型ベース領域
とｐ＋型ベース領域からなるｐ型ベース領域２を拡散さ
せる。また、酸化物層３ａの上部に気相成長酸化物層３
ｂを成長させて酸化物層３を形成する。酸化物層３の所
定領域をエッチングしてエミッタ窓４を形成した後、エ
ミッタ窓４を形成した酸化物層の側壁にｎ−多結晶シリ
コン層を形成し次いで酸化物層の側壁にｎ−多結晶シリ
コン層で形成される厚い多結晶サイドウォール７を形成
させる。多結晶シリコンサイドウォール７が形成されて
狭くなったエミッタ窓４に多結晶シリコン層を成膜した
後に、イオン注入によりｎ＋多結晶シリコン層８を形成
し、熱処理によってエミッタ領域５を拡散によって形成
するものである。
【０００７】上記の方法では、ｎ＋多結晶シリコン層を
形成させることにより、低濃度多結晶シリコン層を形成
した後にドライエッチングによってエミッタ窓４の側壁
にｎ−低濃度多結晶シリコンサイドウォール７を形成し
、ｎ−低濃度多結晶シリコンサイドウォール７が形成さ
れて狭くなったエミッタ窓４に多結晶シリコン層を成膜
した後、イオン注入によってｎ＋多結晶シリコン層８を
形成させることにより、ｐ−ベース領域２ａと導電接触
させる。次いで、急速熱処理（ＲＴＡ）又は通常の熱処
理工程によってｎ＋多結晶シリコン層８とｎ＋多結晶シ
リコンサイドウォール７を拡散ソースとしてｎ＋エミッ
タ領域５ｂをｎ＋多結晶シリコン層８に自己整合させ、
またｎ＋エミッタ領域５ａをｎ＋多結晶シリコン層サイ
ドウォール７にそれぞれ自己整合させることにより、ｐ
＋ベース領域２ａにｎ＋エミッタ領域５ｂとｎ−エミッ
タ領域５ｃをそれぞれ拡散させる。このとき、ｎ−多結
晶シリコンサイドウォール７はｎ＋多結晶シリコン層８
によりｎ＋多結晶シリコンサイドウォールでドーピング
させるようになる。そして、これ以降の工程は通常のバ
イポーラ半導体装置の製造工程と同様にして製造する。
【０００８】ところが、このような方法はｎ−多結晶シ
リコンサイドウォールを形成する際に、多結晶シリコン
層と単結晶シリコン層が反応性イオンエッチング法（Ｒ
ＩＥ）により選択的にエッチングされないため、エッチ
ングの終点の決定に問題を生じ、また、ドーパントの拡
散係数のために所望のＬＧＥ構造を形成するためには問
題があった。
【０００９】本発明の上記の問題点を解決するために、
多結晶シリコンサイドウォールを形成する時、酸化物層
上においてエッチングが行われるようにして選択的な反
応性イオンエッチングを容易にし、エミッタ接合の形状
をグレーディングさせることにより、水平電場の強度を
減らして、半導体装置の劣化現象を防止する半導体装置
およびその製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明は、バイポーラ型
半導体装置において、エピタキシャル層のベース領域の
上部には酸化物層、更にその上部には窒化物層が設けら
れており、窒化物層に形成したエミッタ窓の窒化物層に
は低濃度多結晶シリコンサイドウォールが設けられてお
り、窒化物層と低濃度多結晶シリコンサイドウォールを
マスクとして酸化物層に形成したエッチング穴部分には
高濃度多結晶シリコンが充填され、低濃度多結晶サイド
ウォールと高濃度多結晶シリコンを熱拡散した不純物に
よって形成したＬａｔｅｒａｌｌｙ　　Ｇｒａｄｅｄ　
　Ｅｍｉｔｔｅｒ（ＬＧＥ）構造のエミッタを有するこ
とを特徴とするバイポーラ型半導体装置であって、酸化
物サイドウォールあるいは低濃度多結晶サイドウォール
とその上部に形成した高濃度多結晶シリコン層から不純
物を熱拡散することに代えて、酸化物層の上部には窒化
物層を形成し、窒化物層に形成したエミッタ窓には低濃
度多結晶シリコンサイドウォールを形成し、窒化物層と
低濃度多結晶シリコンサイドウォールをマスクにして酸
化物層をエッチングした後に、エッチング穴に高濃度多
結晶シリコンを充填し、熱処理によって低濃度多結晶シ
リコンサイドウォールおよび高濃度多結晶シリコン層の
不純物を拡散することによって自己整合された浅い接合
を有するバイポーラトランジスタを製造し、ホットキャ
リア効果による劣化現象を防止するものである。
【００１１】
【作用】本発明は、エピタキシャル層のベース領域上に
酸化物層および窒化物層を形成し、窒化物層にはエミッ
タ窓をエッチングによって形成し、低濃度多結晶シリコ
ン層を成膜した後、エッチングによってエミッタ窓に低
濃度多結晶シリコンサイドウォールを形成し、次いで低
濃度多結晶サイドウォールおよび窒化物層をマスクとし
て酸化物層にエッチング穴を形成した後に高濃度多結晶
シリコンを充填し、熱処理によってエミッタ領域に多結
晶シリコンの不純物を拡散し、酸化物層上にサイドウォ
ールを形成したので、シリコンサイドウォールの下部に
はなだらかな高電界領域が形成されており、酸化物層と
窒化物層の厚さが６００〜８００ｎｍを維持しているの
で、ｎ＋領域を形成する最短距離とｎ−領域を形成する
最短距離が８００ｎｍ以上となる。その結果、横方向へ
の電界強度（ｌａｔｅｒａｌｆｉｅｌｄ　　ｉｎｔｅｎ
ｓｉｔｙ）を減少させることができるので、エミッタ−
ベース間に逆バイアスが印加された場合であっても、電
流増幅率等の素子の性能は低下しない。
【００１２】
【実施例】本発明を添付図面を参照して、一実施例を示
して詳細に説明する。図１は本発明に従ってバイポーラ
又はＢｉＣＭＯＳ工程のＮＰＮトラジスターを製造する
ための製造工程を示す図である。
【００１３】図１（Ａ）に示すように、Ｐ型シリコン基
板の上部にｎ＋型埋没層とｎ−型エピタキシャル層１を
成長させた後、ｎ−型エピタキシャル層１の上部に６０
ｎｍ程の薄い熱酸化物層３ａを成長させて、上記エピタ
キシャル層１の所定領域にイオン注入を施した後、拡散
させてｐ−型ベース領域２ａとｐ＋型ベース領域２ｂか
らなるｐ型ベース領域２を形成する。熱酸化物層３ａ上
部に２００〜３００ｎｍ程度の酸化物層９を成長させた
後、酸化物層９の上部に４００〜５００ｎｍの窒化物層
１０を形成する。
【００１４】窒化物層１０の所定領域を蝕刻して酸化物
層９が現れるようにエミッタ窓１１を形成する。
【００１５】図１（Ｂ）に示すように、多結晶シリコン
層を成膜し、イオン注入工程を通じてｎ−多結晶シリコ
ン層を形成させ、ＲＩＥエッチング方法を通じてｎ−多
結晶シリコン層を選択的にエッチングすることにより、
低濃度ｎ−多結晶シリコンサイドウォール１２を形成す
る。
【００１６】図１（Ｃ）に示すように、窒化物層１０と
ｎ−多結晶シリコンからなるサイドウォール１２をマス
クとして、フッ化水素酸またはフッ化水素酸とフッ化ア
ンモニウムからなる緩衝溶液からなるエッチング液によ
って多結晶シリコンサイドウォール１２の下部の酸化物
層９をエッチングする。
【００１７】図１（Ｄ）に示すように、酸化物層がエッ
チングされたエミッタ窓１３を通じて多結晶シリコン層
を充填し、イオン注入によって高濃度のｎ＋多結晶シリ
コンとした後にフォトリソグラフィーによりシリコン基
板１と接触するｎ＋型多結晶シリコン層１４を形成する
。
【００１８】図１（Ｅ）に示すように、急速熱処理（Ｒ
ＴＡ）又は通常の熱処理工程を施す間にｎ＋多結晶シリ
コン層１４とｎ−多結晶シリコンサイドウォール１２を
拡散ソースとして拡散させることにより、ｎ−エミッタ
領域５ａとｎ＋型エミッタ領域５ｂからなるｎ型エミッ
タ領域５を形成する。このとき、ｎ−多結晶シリコン層
サイドウォール１２はｎ＋多結晶シリコン層１４により
ドーピングされて、ｎ＋多結晶シリコン層１５が形成さ
れる。そして、以降の工程は通常のバイポーラトランジ
スタの製造工程を経て製造される。
【００１９】
【発明の効果】本発明のバイポーラ型半導体装置は、窒
化物層のみをエッチングし、窒化物層の下には酸化物層
を残した状態で多結晶シリコンサイドウォールを形成し
、その後に該酸化物層をエッチングによって取り除いた
後に多結晶シリコンを再充填し、次いで、ｎ−多結晶シ
リコンサイドウォールによって自己整合されたベース領
域を形成したので、酸化物層の選択性によってサイドウ
ォールの厚さの調整が容易であり、また多結晶シリコン
サイドウォールの形成時に下層のシリコンのエッチング
を防止することができるので、ｌａｔｅｒａｌｌｙ　　
ｇｒａｄｅｄ　　ｅｍｉｔｔｅｒ（ＬＧＥ）接合に任意
のドーピング特性を形成することができる。
【図面の簡単な説明】
【図１】本発明のバイーポーラ型半導体装置の製造工程
順の断面を示す図。
【図２】従来のバイポーラ半導体装置の断面図。
【図３】従来の他のバイポーラ半導体装置の断面図。
【符号の説明】
１…ｎ−型エピタキシャル層、２…ｐ型ベース領域、２
ａ…ｐ−型ベース領域、２ｂ…ｐ＋型ベース領域、３…
酸化物層、３ａ…熱酸化物層、３ｂ…気相成長酸化物層
、４…エミッタ窓、５…ｎ型エミッタ領域、５ａ…ｎ−
エミッタ領域、５ｂ…ｎ＋エミッタ領域、６…酸化物サ
イドウォール、７…多結晶シリコンサイドウォール、８
…多結晶シリコン層、９…酸化物層、１０…窒化物層、
１１…エミッタ窓、１２…多結晶シリコンサイドウォー
ル、１３…エミッタ窓、１４…多結晶シリコン層、１５
…多結晶シリコン層

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　バイポーラ型半導体装置において、エ
    ピタキシャル層のベース領域の上部には酸化物層、更に
    その上部には窒化物層が設けられており、窒化物層に形
    成したエミッタ窓の窒化物層には低濃度多結晶シリコン
    サイドウォールが設けられており、窒化物層と低濃度多
    結晶シリコンサイドウォールをマスクとして酸化物層に
    形成したエッチング穴部分には高濃度多結晶シリコンが
    充填され、低濃度多結晶サイドウォールと高濃度多結晶
    シリコンを熱拡散した不純物によって形成したＬａｔｅ
    ｒａｌｌｙ　　Ｇｒａｄｅｄ　　Ｅｍｉｔｔｅｒ（ＬＧ
    Ｅ）構造のエミッタを有することを特徴とするバイポー
    ラ型半導体装置。
  2. 【請求項２】　　低濃度多結晶シリコンサイドウォール
    は該サイドウォールを被覆する高濃度多結晶シリコン層
    の高濃度不純物によってドープされていることを特徴と
    する請求項１記載のバイポーラ型半導体装置。
  3. 【請求項３】　　エピタキシャル層上に酸化物層を形成
    し、更に酸化物層の上部には窒化物層を形成し、窒化物
    層に形成したエミッタ窓には低濃度多結晶シリコンサイ
    ドウォールを形成し、窒化物層と低濃度多結晶シリコン
    サイドウォールをマスクにして酸化物層をエッチングし
    た後に、エッチング穴に高濃度多結晶シリコンを充填し
    、熱処理によって低濃度多結晶シリコンサイドウォール
    および高濃度多結晶シリコン層の不純物を拡散してＬａ
    ｔｅｒａｌｌｙ　　ＧｒａｄｅｄＥｍｉｔｔｅｒ（ＬＧ
    Ｅ）構造のエミッタを形成することを特徴とするバイポ
    ーラ型半導体装置の製造方法。
  4. 【請求項４】　　低濃度多結晶シリコンサイドウォール
    は該サイドウォールを被覆する高濃度多結晶シリコン層
    の高濃度不純物によってドープすることを特徴とする請
    求項３記載のバイポーラ型半導体装置の製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0809279B1 (de) * 1991-09-23 2003-02-19 Infineon Technologies AG Verfahren zur Herstellung eines MOS-Transistors
US5342794A (en) * 1992-09-10 1994-08-30 Vlsi Technology, Inc. Method for forming laterally graded deposit-type emitter for bipolar transistor
US5288652A (en) * 1992-12-18 1994-02-22 Vlsi Technology, Inc. BICMOS-compatible method for creating a bipolar transistor with laterally graded emitter structure
FR2703831A1 (fr) * 1993-04-07 1994-10-14 Philips Composants Dispositif semiconducteur comprenant un transistor latéral.
US5444003A (en) * 1993-06-23 1995-08-22 Vlsi Technology, Inc. Method and structure for creating a self-aligned bicmos-compatible bipolar transistor with a laterally graded emitter structure
US5420051A (en) * 1993-12-28 1995-05-30 Intel Corporation Pre-poly emitter implant
US5594268A (en) * 1994-08-03 1997-01-14 National Semiconductor Corporation Method of manufacturing high performance bipolar transistors in a BICMOS process
JP2679647B2 (ja) * 1994-09-28 1997-11-19 日本電気株式会社 半導体装置
US8435873B2 (en) 2006-06-08 2013-05-07 Texas Instruments Incorporated Unguarded Schottky barrier diodes with dielectric underetch at silicide interface
CN102915975A (zh) * 2011-08-05 2013-02-06 无锡华润上华半导体有限公司 一种BJT以及BiCMOS的制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6024059A (ja) * 1983-07-19 1985-02-06 Sony Corp 半導体装置の製造方法
JPH0744186B2 (ja) * 1989-03-13 1995-05-15 株式会社東芝 半導体装置の製造方法

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US5147809A (en) 1992-09-15
KR920017269A (ko) 1992-09-26
JPH0793385B2 (ja) 1995-10-09

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