JPH04278746A - 装置内シリアルデータ受信回路 - Google Patents
装置内シリアルデータ受信回路Info
- Publication number
- JPH04278746A JPH04278746A JP3041452A JP4145291A JPH04278746A JP H04278746 A JPH04278746 A JP H04278746A JP 3041452 A JP3041452 A JP 3041452A JP 4145291 A JP4145291 A JP 4145291A JP H04278746 A JPH04278746 A JP H04278746A
- Authority
- JP
- Japan
- Prior art keywords
- data
- selector
- cycle
- read
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 230000001934 delay Effects 0.000 abstract description 3
- 230000000630 rising effect Effects 0.000 abstract description 2
- 239000006185 dispersion Substances 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は装置内シリアルデータ伝
送回路に関し、特に装置内のユニット間で伝送されるシ
リアルデータを受信するための装置内シリアルデータ受
信回路に関する。
送回路に関し、特に装置内のユニット間で伝送されるシ
リアルデータを受信するための装置内シリアルデータ受
信回路に関する。
【０００２】
【従来の技術】従来のこの種の装置内シリアルデータ受
信回路では、受信データをリタイミングするブロックの
位相を予め設定しておき、データ読取りを行なっている
。
信回路では、受信データをリタイミングするブロックの
位相を予め設定しておき、データ読取りを行なっている
。
【０００３】
【発明が解決しようとする課題】上述した従来のシリア
ルデータ受信回路では、読取りタイミングずれによる誤
りを防ぐため、位相設定したクロックを各ユニットへ分
配するゲート回路やユニット間ケーブルなどでのクロッ
ク遅延のばらつき、ユニット間でシリアルデータを伝送
するゲート回路やユニット間ケーブルによるデータ遅延
のばらつきを、厳しく管理する必要があり、設計および
製作時に多大な工数を要するという問題点がある。
ルデータ受信回路では、読取りタイミングずれによる誤
りを防ぐため、位相設定したクロックを各ユニットへ分
配するゲート回路やユニット間ケーブルなどでのクロッ
ク遅延のばらつき、ユニット間でシリアルデータを伝送
するゲート回路やユニット間ケーブルによるデータ遅延
のばらつきを、厳しく管理する必要があり、設計および
製作時に多大な工数を要するという問題点がある。
【０００４】
【課題を解決するための手段】本発明の装置内シリアル
データ受信回路はシリアルの受信データおよびこれの読
取りタイミングを指示するクロック信号を受けて前記受
信データを前記クロック信号の読取りタイミングで読取
る第１の読取り回路と、前記受信データを前記クロック
信号から半周期ずらしたタイミングで読取る第２の読取
り回路と、前記第１および第２の読取り回路の各読取り
データのうちの一方を選択出力する第１のセレクタと、
前記受信データをそれぞれ前記クロック信号から４分の
１周期および４分の３周期ずらしたタイミングで読取る
第３および第４の読取り回路と、前記第３および第４の
読取り回路の両読取データを比較して両者が一致してい
るか否かに応じて前記第１のセレクタの選択を制御する
第１の制御手段とを備えている。
データ受信回路はシリアルの受信データおよびこれの読
取りタイミングを指示するクロック信号を受けて前記受
信データを前記クロック信号の読取りタイミングで読取
る第１の読取り回路と、前記受信データを前記クロック
信号から半周期ずらしたタイミングで読取る第２の読取
り回路と、前記第１および第２の読取り回路の各読取り
データのうちの一方を選択出力する第１のセレクタと、
前記受信データをそれぞれ前記クロック信号から４分の
１周期および４分の３周期ずらしたタイミングで読取る
第３および第４の読取り回路と、前記第３および第４の
読取り回路の両読取データを比較して両者が一致してい
るか否かに応じて前記第１のセレクタの選択を制御する
第１の制御手段とを備えている。
【０００５】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００６】図１は本発明の一実施例のブロック図であ
る。受信データは、フリップフロップ１１，１３，１４
，１６へ送られており、入力クロックは遅延器３１、イ
ンバータ２１、フリップフロップ１３へ送られている。 遅延器３１は、入力クロックを１／４周期遅延して、イ
ンバータ２２、フリップフロップ１４へ送る。従ってイ
ンバー２２での反転出力は、入力クロックを３／４周期
遅延したものとなる。またインバータ２１の反転出力は
、入力クロックを半周期ずらした逆相クロックになる。
る。受信データは、フリップフロップ１１，１３，１４
，１６へ送られており、入力クロックは遅延器３１、イ
ンバータ２１、フリップフロップ１３へ送られている。 遅延器３１は、入力クロックを１／４周期遅延して、イ
ンバータ２２、フリップフロップ１４へ送る。従ってイ
ンバー２２での反転出力は、入力クロックを３／４周期
遅延したものとなる。またインバータ２１の反転出力は
、入力クロックを半周期ずらした逆相クロックになる。
【０００７】フリップフロップ１４は受信データを１／
４周期遅延した入力クロックでリタイミングし、フリッ
プフロップ１５はこれを更に半周期遅延させるようリタ
ミングして、フリップフロッム１６の読取りタイミング
に合わせる。フリップフロップ１６は、受信データを３
／４周期遅延した入力クロックでリタイミングする。デ
ータ比較回路６１は、フリップフロップ１５，１６の両
リタイミング出力を比較して、一致しているか否かを検
出する。一致（不一致）ならば、受信データの変化点が
入力（逆相）クロックの立上りに近い位相にあるとみな
し、セレクタ４１に対し、逆相（入力）クロックでリタ
イミングするフリップフロップ１１（１３）の出力デー
タを選択するよう、セレクタ制御回路７１から制御をか
ける。
４周期遅延した入力クロックでリタイミングし、フリッ
プフロップ１５はこれを更に半周期遅延させるようリタ
ミングして、フリップフロッム１６の読取りタイミング
に合わせる。フリップフロップ１６は、受信データを３
／４周期遅延した入力クロックでリタイミングする。デ
ータ比較回路６１は、フリップフロップ１５，１６の両
リタイミング出力を比較して、一致しているか否かを検
出する。一致（不一致）ならば、受信データの変化点が
入力（逆相）クロックの立上りに近い位相にあるとみな
し、セレクタ４１に対し、逆相（入力）クロックでリタ
イミングするフリップフロップ１１（１３）の出力デー
タを選択するよう、セレクタ制御回路７１から制御をか
ける。
【０００８】セレクタ４１の出力データは、フリップフ
ロップ１７、１８で１クロック周期ずつずらされてセレ
クタ４２へ与えられるとともに、パターンチェック回路
５１〜５３へ送られる。パターンチェック回路５１〜５
３はおのおの、送信側でデータの空ビットに挿入された
チェック用パタンと照合して、これと一致しているもの
をセレクタ４２で選択させるよう、セレクタ制御回路７
２から制御させる。この選択制御により、データあるい
はクロックのタイミングジッタ等に起因して出力データ
中に読み飛ばしや二重読取りによるビットずれが生じる
のを、防止できる。
ロップ１７、１８で１クロック周期ずつずらされてセレ
クタ４２へ与えられるとともに、パターンチェック回路
５１〜５３へ送られる。パターンチェック回路５１〜５
３はおのおの、送信側でデータの空ビットに挿入された
チェック用パタンと照合して、これと一致しているもの
をセレクタ４２で選択させるよう、セレクタ制御回路７
２から制御させる。この選択制御により、データあるい
はクロックのタイミングジッタ等に起因して出力データ
中に読み飛ばしや二重読取りによるビットずれが生じる
のを、防止できる。
【０００９】
【発明の効果】以上説明したように本発明は、正相およ
び逆相のクロックの中間タイミングのリタイミングデー
タを比較してデータ変化点が正相および逆相クロックの
読取りタイミングのいずれに近いかを判別した上で、デ
ータ変化点から離れている方の読取りタイミングでリタ
イミングした方のデータを選択し、更にこれを１クロッ
ク同期ずつずらした複数のデータ中からチェック用パタ
ーンの一致するデータを選択することにより、出力デー
タ中のビットずれを防止することができるとともに、ク
ロックおよびデータの伝送系の遅延のばらつきを考慮す
る必要を無くすることができるという効果を有する。
び逆相のクロックの中間タイミングのリタイミングデー
タを比較してデータ変化点が正相および逆相クロックの
読取りタイミングのいずれに近いかを判別した上で、デ
ータ変化点から離れている方の読取りタイミングでリタ
イミングした方のデータを選択し、更にこれを１クロッ
ク同期ずつずらした複数のデータ中からチェック用パタ
ーンの一致するデータを選択することにより、出力デー
タ中のビットずれを防止することができるとともに、ク
ロックおよびデータの伝送系の遅延のばらつきを考慮す
る必要を無くすることができるという効果を有する。
【図１】本発明の実施例のブロック図である。
１１〜１８ フリップフロップ
２１，２２ インバータ
３１ 遅延器
４１，４２ セレクタ
５１〜５３ パターンチェック回路６１
データ比較回路 ７１，７２ セレクタ制御回路
データ比較回路 ７１，７２ セレクタ制御回路
Claims (2)
- 【請求項１】 シリアルの受信データおよびこれの読
取りタイミングを指示するクロック信号を受けて前記受
信データを前記クロック信号の読取りタイミングで読取
る第１の読取り回路と、前記受信データを前記クロック
信号から半周期ずらしたタイミングで読取る第２の読取
り回路と、前記第１および第２の読取り回路の各読取り
データのうちの一方を選択出力する第１のセレクタと、
前記受信データをそれぞれ前記クロック信号から４分の
１周期および４分の３周期ずらしたタイミングで読取る
第３および第４の読取り回路と、前記第３および第４の
読取り回路の両読取データを比較して両者が一致してい
るか否かに応じて前記第１のセレクタの選択を制御する
第１の制御手段とを備えていることを特徴とする装置内
シリアルデータ受信回路。 - 【請求項２】 前記受信データには空きビットにチェ
ック用パターンを挿入してあり、前記第１のセレクタの
選択出力データを前記クロック信号の１周期分ずつずら
して複数の読取りデータを作る遅延手段と、この遅延手
段からの複数の前記読取りデータのうちの１つを選択出
力する第２のセレクタと、前記遅延手段からの複数の前
記読取りデータ中の前記チェック用パターンの出現タイ
ミングを検出しこれに応じて前記第２のセレクタの選択
を制御する第２の制御手段とを備えている請求項１記載
の装置内シリアルデータ受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041452A JPH04278746A (ja) | 1991-03-07 | 1991-03-07 | 装置内シリアルデータ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041452A JPH04278746A (ja) | 1991-03-07 | 1991-03-07 | 装置内シリアルデータ受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278746A true JPH04278746A (ja) | 1992-10-05 |
Family
ID=12608774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3041452A Pending JPH04278746A (ja) | 1991-03-07 | 1991-03-07 | 装置内シリアルデータ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9497018B2 (en) | 2012-11-28 | 2016-11-15 | Mitsubishi Electric Corporation | Relay device, communication system and relay method |
-
1991
- 1991-03-07 JP JP3041452A patent/JPH04278746A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9497018B2 (en) | 2012-11-28 | 2016-11-15 | Mitsubishi Electric Corporation | Relay device, communication system and relay method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100546971B1 (ko) | 고속 시그널링을 위한 데이터 캡처 방법 | |
| US6671753B2 (en) | Elastic interface apparatus and method therefor | |
| EP0688447B1 (en) | De-skewer for serial data bus | |
| US5359630A (en) | Method and apparatus for realignment of synchronous data | |
| RU2213992C2 (ru) | Динамический волновой конвейерный интерфейс и способ его применения | |
| JPH02168754A (ja) | クロックスキュー補正回路 | |
| US20030099253A1 (en) | Apparatus and method for arbitrating data transmission amongst devices having SMII standard | |
| JP4113898B2 (ja) | プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路 | |
| US6735732B2 (en) | Clock adjusting method and circuit device | |
| JP2002169771A (ja) | 低レーテンシ高速伝送システム | |
| US5748123A (en) | Decoding apparatus for Manchester code | |
| JP4598872B2 (ja) | タイミングリカバリ回路、通信ノード、ネットワークシステム、及び電子機器 | |
| US6542999B1 (en) | System for latching first and second data on opposite edges of a first clock and outputting both data in response to a second clock | |
| US7839963B2 (en) | Isochronous synchronizer | |
| EP1946475B1 (en) | Data interface and method of seeking synchronization | |
| JPS61127243A (ja) | ビツト位相同期回路 | |
| JP2702257B2 (ja) | ビット位相同期回路 | |
| CN102723943B (zh) | 一种cpld及其实现信号电平转换的方法 | |
| JP2603608B2 (ja) | 切替型スペースダイバーシティディジタル無線通信の伝搬時間差補正回路 | |
| JPH02250535A (ja) | ビット位相同期回路 | |
| KR100236979B1 (ko) | 데이터 지연을 이용한 셀 동기 장치 | |
| JPH08329000A (ja) | 情報処理装置 | |
| JP2001244920A (ja) | 装置間の同期回路 | |
| JP2982138B2 (ja) | ビット位相同期回路 | |
| JP2010130060A (ja) | データ転送システム |