JPH0427920A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0427920A JPH0427920A JP2336155A JP33615590A JPH0427920A JP H0427920 A JPH0427920 A JP H0427920A JP 2336155 A JP2336155 A JP 2336155A JP 33615590 A JP33615590 A JP 33615590A JP H0427920 A JPH0427920 A JP H0427920A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
二の発明は、薄膜トランジスタアレイ基板（以下、ＴＰ
Ｔと称す。）を用いた液晶表示装置に関し、特にＴＦＴ
アレイ基板に設けられる電荷保持容量の短絡による画素
欠陥の発生を低減するようにした液晶表示装置に関する
ものである。
Ｔと称す。）を用いた液晶表示装置に関し、特にＴＦＴ
アレイ基板に設けられる電荷保持容量の短絡による画素
欠陥の発生を低減するようにした液晶表示装置に関する
ものである。
［従来の技術］
液晶表示装置は、通常２枚の対向する基板の間に液晶等
の表示材料を挟持させ、この表示材料に電圧を印加させ
てその配列を変化させることにより透過光を制御し、画
像等の表示を行わせるものである。この際、少なくとも
一方の基板に７１リクス状に配列した画素電極を設け、
これらの画素を選択的に動作させるために各画素ごとに
電界効果Ｉ・ランジスタ（ＦＥＴ）等の非線形特性を有
する機能素子を設けている。また、画質を向上させるた
めに各画素ごとに電荷保持容量を設けている。
の表示材料を挟持させ、この表示材料に電圧を印加させ
てその配列を変化させることにより透過光を制御し、画
像等の表示を行わせるものである。この際、少なくとも
一方の基板に７１リクス状に配列した画素電極を設け、
これらの画素を選択的に動作させるために各画素ごとに
電界効果Ｉ・ランジスタ（ＦＥＴ）等の非線形特性を有
する機能素子を設けている。また、画質を向上させるた
めに各画素ごとに電荷保持容量を設けている。
第２２図は例えば、Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ９ｔ
ｈ ＩＮＴＥＲＮ＾Ｔｌ０ＮＡＬ ＤＩＳＰＬＡＹ Ｒ
ＥＳＥＡＲＣＨＣ０ＮＦＥＲＥＮＣＥ （Ｊａｐａｎ
Ｄｉｓｐｌａｙ ８９）（１９８９）ｐ５１４−５１７
に示されたこの種液晶表示装置に用いられるＴＦＴアレ
イ基板の−画素分を示す平面構成図、第２３図は第２２
図におけるＡ−Ａ断面図、第１４図は第２２図における
等価回路図である。
ｈ ＩＮＴＥＲＮ＾Ｔｌ０ＮＡＬ ＤＩＳＰＬＡＹ Ｒ
ＥＳＥＡＲＣＨＣ０ＮＦＥＲＥＮＣＥ （Ｊａｐａｎ
Ｄｉｓｐｌａｙ ８９）（１９８９）ｐ５１４−５１７
に示されたこの種液晶表示装置に用いられるＴＦＴアレ
イ基板の−画素分を示す平面構成図、第２３図は第２２
図におけるＡ−Ａ断面図、第１４図は第２２図における
等価回路図である。
図において、１はソース電極線、２はゲート電極線、３
は共通電極線、４はゲート絶縁膜、５は水素化アモルフ
ァスシリコン１層、７は水素化アモルファスシリコン０
３層、８はドレイン電極、９は画素電極、ｌＯは保護膜
、１４は支持体となる透明絶縁基板で、ＴＦＴアレイ基
板はこれらの要素によって構成される。、１８は共通電
極３と画素電極９とをゲー）・絶縁膜４を介して積層配
置することによって形成された電荷保持容量、３５は液
晶、３８は透明絶縁基板１４とともに液晶３５を挟持す
る透明な対向電極を示している。
は共通電極線、４はゲート絶縁膜、５は水素化アモルフ
ァスシリコン１層、７は水素化アモルファスシリコン０
３層、８はドレイン電極、９は画素電極、ｌＯは保護膜
、１４は支持体となる透明絶縁基板で、ＴＦＴアレイ基
板はこれらの要素によって構成される。、１８は共通電
極３と画素電極９とをゲー）・絶縁膜４を介して積層配
置することによって形成された電荷保持容量、３５は液
晶、３８は透明絶縁基板１４とともに液晶３５を挟持す
る透明な対向電極を示している。
このようなＴＦＴアレイ基板は、次のような工程によっ
て製造される。
て製造される。
まず、透明絶縁基板１４上にＭ ｏ Ｔ ａでゲート電
極線２、共通電極線３を形成し、その後、ゲーＩ・電極
線２、共通電極線３の表面を陽極酸化する。
極線２、共通電極線３を形成し、その後、ゲーＩ・電極
線２、共通電極線３の表面を陽極酸化する。
次に、ケート絶縁膜４、水素化アモルファスシリコンｉ
層５． 水２化アモルファスシリコンｎ゛層７を形成
してパターン加工した後、画素電極９を形成する。そし
て、ソース電極線ｌおよびドレイン電極８を形成してＴ
ＰＴを完成する。このＴＰＴと画素電極９とによりＴ
Ｆ Ｔア１／イが構成される。このとき、共通電極＃ｉ
！３と画素電極９とをゲート絶縁膜４を介在させてオー
バーラツプさせる二とにより、電荷保持容量１８が形成
されることになる。
層５． 水２化アモルファスシリコンｎ゛層７を形成
してパターン加工した後、画素電極９を形成する。そし
て、ソース電極線ｌおよびドレイン電極８を形成してＴ
ＰＴを完成する。このＴＰＴと画素電極９とによりＴ
Ｆ Ｔア１／イが構成される。このとき、共通電極＃ｉ
！３と画素電極９とをゲート絶縁膜４を介在させてオー
バーラツプさせる二とにより、電荷保持容量１８が形成
されることになる。
このようにして構成されたＴＦＴアレイ基板に、カラー
フィルタや透明導電膜を有する対向電極基板をこれらの
間に液晶等を挟持させて対向配置させることにより、液
晶表示装置が構成される。
フィルタや透明導電膜を有する対向電極基板をこれらの
間に液晶等を挟持させて対向配置させることにより、液
晶表示装置が構成される。
［発明が解決しようとする問題点１
以上のような従来の液晶表示装置においては、共通電極
線３と画素電極９とが直接オーバーラツプして構成され
ているため、異物等により共通電極線３とドレイン電極
８とが短絡する欠陥が生じ易く、このような短絡欠陥が
生ずると、ＴＰＴによる画素電極９の電圧制御が困難と
なって表示装置としての歩留まりが低下する二とになっ
ていた。
線３と画素電極９とが直接オーバーラツプして構成され
ているため、異物等により共通電極線３とドレイン電極
８とが短絡する欠陥が生じ易く、このような短絡欠陥が
生ずると、ＴＰＴによる画素電極９の電圧制御が困難と
なって表示装置としての歩留まりが低下する二とになっ
ていた。
また１次段の画素電極用ゲート電極と画素電極との間に
電荷保持容量を形成する場合にも上記と同様の欠陥を生
ずるものであった。
電荷保持容量を形成する場合にも上記と同様の欠陥を生
ずるものであった。
この発明は、上記のような従来の欠点を解消すするため
なされたもので、電荷保持容量の短絡による画素欠陥の
発生確立を低減することが可能な液晶表示装置を提供す
るものである。
なされたもので、電荷保持容量の短絡による画素欠陥の
発生確立を低減することが可能な液晶表示装置を提供す
るものである。
［問題を解決するための手段コ
この発明に係る液晶表示装置は、共通電極線および画素
電極を並設し、これらの電極と誘電体を介在させて浮遊
電極を対向配置させ、該浮遊電極と共通電極線および画
素電極との間に複数の容量からなる電荷保持容量を形成
するようにしたものである。
電極を並設し、これらの電極と誘電体を介在させて浮遊
電極を対向配置させ、該浮遊電極と共通電極線および画
素電極との間に複数の容量からなる電荷保持容量を形成
するようにしたものである。
また、第２の発明に係る液晶表示装置は、ゲート電極線
および画素電極を並設し、これらの電極と誘電体を介在
させて浮遊電極を対向配置させ、該浮遊電極とゲート電
極線および画素電極との間に複数の容量からなる電荷保
持容量を形成するようにしたものである。
および画素電極を並設し、これらの電極と誘電体を介在
させて浮遊電極を対向配置させ、該浮遊電極とゲート電
極線および画素電極との間に複数の容量からなる電荷保
持容量を形成するようにしたものである。
［作用］
この発明の液晶表示装置によれば、共通電極線あるいは
ゲート電極線と画素電極とが並設されているため、一方
の容量が短絡しても共通電極線あるいはゲート電極線と
画素電極とが直接短絡することがなく、画素欠陥の発生
確率を低減させることができる。
ゲート電極線と画素電極とが並設されているため、一方
の容量が短絡しても共通電極線あるいはゲート電極線と
画素電極とが直接短絡することがなく、画素欠陥の発生
確率を低減させることができる。
［実施例］
以下、この発明な一実施例である図について説明する。
第１図はこの発明の一実施例であるＴＦＴアレイ基板の
１画素分を示す平面構成図、第２図は第１図におけるＡ
−Ａ断面図、第３図は第１図における回路構成図である
。図において、１はソース電極線、２はゲート電極線、
３は共通電極線、４はゲート絶縁膜、５は半導体ｉ層、
６は上部絶縁膜、７は半導体ｎ“層、８はドレイン電極
、９は画素電極、１０は保護膜、１２は浮遊電極、１３
は誘電体膜、１４は透明絶縁基板、１５はＴＰＴ、１６
はゲート・ドレイン間寄生容量、２１は電荷保持容量（
１）、２２は電荷保持容量（２）である。
１画素分を示す平面構成図、第２図は第１図におけるＡ
−Ａ断面図、第３図は第１図における回路構成図である
。図において、１はソース電極線、２はゲート電極線、
３は共通電極線、４はゲート絶縁膜、５は半導体ｉ層、
６は上部絶縁膜、７は半導体ｎ“層、８はドレイン電極
、９は画素電極、１０は保護膜、１２は浮遊電極、１３
は誘電体膜、１４は透明絶縁基板、１５はＴＰＴ、１６
はゲート・ドレイン間寄生容量、２１は電荷保持容量（
１）、２２は電荷保持容量（２）である。
このようなＴＦＴアレイ基板は、次の工程によって製造
される。
される。
まず、ガラス等の透明絶縁基板１４上にＩＴＯ等の透明
導電膜なＥＢ蒸着法で形成する。次に、ホトエツチング
等の方法で上記透明導電膜の不要部分を除去し、アイラ
ンド状に浮遊電極１２を形成する。その後、プラズマＣ
ＶＤ法やスパッタ法等で＝化シリコン、酸化シリコン、
酸化タンタルあるいはこれらのいずれか２層以上からな
る誘電体膜１３を形成し、次に、スパッタ法等によりｌ
Ｔｏ等の透明導電薄膜を形成する。その後、ホトエツチ
ング等で不要な部分を除去して画素電極９を形成する。
導電膜なＥＢ蒸着法で形成する。次に、ホトエツチング
等の方法で上記透明導電膜の不要部分を除去し、アイラ
ンド状に浮遊電極１２を形成する。その後、プラズマＣ
ＶＤ法やスパッタ法等で＝化シリコン、酸化シリコン、
酸化タンタルあるいはこれらのいずれか２層以上からな
る誘電体膜１３を形成し、次に、スパッタ法等によりｌ
Ｔｏ等の透明導電薄膜を形成する。その後、ホトエツチ
ング等で不要な部分を除去して画素電極９を形成する。
二のとき、画素電極９が誘電体１３を介在させて浮遊電
極Ｉ２の上方に位置するようにオーバーラツプさせ、こ
れらによって電荷保持容量＜１＞ ２１を形成する。
極Ｉ２の上方に位置するようにオーバーラツプさせ、こ
れらによって電荷保持容量＜１＞ ２１を形成する。
次に、スパッタ法等でＣｒあるいはＭＯ等の金属を堆積
し、ホトエツチング等でゲート電極線２および共通電極
線３を形成する。このとき、共通電極線３が画素電極９
と重ならないように並置させるとともに浮遊電極１２と
誘電体膜１３を介在させてオーバーラツプさせ、共通電
極線３、誘電体膜１３および浮遊電極１２とによって電
荷保持容量（２）２２を形成する。
し、ホトエツチング等でゲート電極線２および共通電極
線３を形成する。このとき、共通電極線３が画素電極９
と重ならないように並置させるとともに浮遊電極１２と
誘電体膜１３を介在させてオーバーラツプさせ、共通電
極線３、誘電体膜１３および浮遊電極１２とによって電
荷保持容量（２）２２を形成する。
次に、窒化シリコン等のゲート絶縁膜４および水素化ア
モルファスシリ３２１層等の半導体１層５および上部絶
縁膜６を連続してプラズマＣＶＤ法等により堆積する。
モルファスシリ３２１層等の半導体１層５および上部絶
縁膜６を連続してプラズマＣＶＤ法等により堆積する。
その後、上部絶縁膜６をパターン加工し、さらに、水素
化アモルファスシリコンｎ８層７をプラズマＣＶＤ法等
で形成してパターン加工を施し、画素型ｆｆＬ９とドレ
イン電極８とのコンタクトホールを形成する。その後、
ＡＭｏ等の導電性薄膜をスパッタ法等で堆積し、ソス電
極線１とドレイン電極８にパターン加工する。さらに、
不要な半導体ｎ゛層７および半導体１層５をドライエツ
チングでエッチオフし、最後に窒化シリコン膜あるいは
酸化シリコン膜等をプラズマＣＶＤ法等で堆積し、パタ
ーン加工して保護膜１０を形成する。
化アモルファスシリコンｎ８層７をプラズマＣＶＤ法等
で形成してパターン加工を施し、画素型ｆｆＬ９とドレ
イン電極８とのコンタクトホールを形成する。その後、
ＡＭｏ等の導電性薄膜をスパッタ法等で堆積し、ソス電
極線１とドレイン電極８にパターン加工する。さらに、
不要な半導体ｎ゛層７および半導体１層５をドライエツ
チングでエッチオフし、最後に窒化シリコン膜あるいは
酸化シリコン膜等をプラズマＣＶＤ法等で堆積し、パタ
ーン加工して保護膜１０を形成する。
このようにして形成されたＴＦＴアレイ基板と、透明電
極およびカラーフィルタ等を有する対向電極基板３８と
の間に液晶等の表示材料３５を挟持させることによって
液晶表示装置が製造される。
極およびカラーフィルタ等を有する対向電極基板３８と
の間に液晶等の表示材料３５を挟持させることによって
液晶表示装置が製造される。
このように本実施例では、画素電極９と共通電極３とが
オーバーラツプしないように並設するとともに、該画素
電極９および共通電極３と誘電体１］１１３を介在させ
て浮遊電極１２を設けるように構成したため、浮遊電極
１２と画素電極９、浮遊電極９と共通電極３との間に電
荷保持容量（１）（２）を形成することができ、しかも
、これらの直列結合により画素電極９と共通電極３とを
容量結合する構成とすることができ、したがって、浮遊
電極１２と画素電極９あるいは浮遊電極１２と共通電極
３との間のいずれか一方で短絡欠陥が発生しても直ちに
共通電極１２およびドレイン電極８間を短絡させること
がなく、この結果、電荷保持容量の短絡による画素欠陥
を低減させることができる。
オーバーラツプしないように並設するとともに、該画素
電極９および共通電極３と誘電体１］１１３を介在させ
て浮遊電極１２を設けるように構成したため、浮遊電極
１２と画素電極９、浮遊電極９と共通電極３との間に電
荷保持容量（１）（２）を形成することができ、しかも
、これらの直列結合により画素電極９と共通電極３とを
容量結合する構成とすることができ、したがって、浮遊
電極１２と画素電極９あるいは浮遊電極１２と共通電極
３との間のいずれか一方で短絡欠陥が発生しても直ちに
共通電極１２およびドレイン電極８間を短絡させること
がなく、この結果、電荷保持容量の短絡による画素欠陥
を低減させることができる。
なお、上記実施例では、浮遊電極１２として透明導電膜
を用いた場合について説明したが、表示上差し支えなけ
れば金属膜等の不透明導電膜を用いてもよく、また、Ｔ
ＰＴ構成として第４図および第５図に示すように上部絶
縁膜６を用いない構造でもよい。
を用いた場合について説明したが、表示上差し支えなけ
れば金属膜等の不透明導電膜を用いてもよく、また、Ｔ
ＰＴ構成として第４図および第５図に示すように上部絶
縁膜６を用いない構造でもよい。
さらに、上記実施例では、最初に浮遊電極１２を形成し
、その後、誘電体膜】３、画素電極９および共通電極線
３を順次形成するように構成したが、第６図、第７図あ
るいは第８図、第９図に示ずように画素電極９および共
通電極線３を形成したｉＬ ゲー）・絶縁膜４を形成
し、さらに浮遊電極１２をソース電極線１およびドレイ
ン電極線８を形成するとき、同一材料により同時に形成
することもできる。また、浮遊電極１２を画素電極９お
よび共通電極線３の上下両方に形成することも可能であ
る。
、その後、誘電体膜】３、画素電極９および共通電極線
３を順次形成するように構成したが、第６図、第７図あ
るいは第８図、第９図に示ずように画素電極９および共
通電極線３を形成したｉＬ ゲー）・絶縁膜４を形成
し、さらに浮遊電極１２をソース電極線１およびドレイ
ン電極線８を形成するとき、同一材料により同時に形成
することもできる。また、浮遊電極１２を画素電極９お
よび共通電極線３の上下両方に形成することも可能であ
る。
さらに、上記実施例においては、浮遊電極１２を１個と
した場合について示したが、第１０図、第１１図に示す
ように複数個に分割して構成してもよい。
した場合について示したが、第１０図、第１１図に示す
ように複数個に分割して構成してもよい。
次に、第２の発明を一実施例である図について説明する
。
。
第１２図は第２の発明の一実施例によるＴＦＴアレイ基
板の１画素分を示す平面構成図、第１３図は第１２図に
おけるＡ−Ａ断面図、第１４図は第１２図における回路
構成図である。図において、第１図〜第１１図と同一符
号は同一部分を示すもので、この実施例では、浮遊電極
１２を次段のゲート電極線２Ａとも誘電体膜１３を介し
て対向配置させ、これらによって電荷保持容量＜３）２
３を形成させたことを特徴としている。
板の１画素分を示す平面構成図、第１３図は第１２図に
おけるＡ−Ａ断面図、第１４図は第１２図における回路
構成図である。図において、第１図〜第１１図と同一符
号は同一部分を示すもので、この実施例では、浮遊電極
１２を次段のゲート電極線２Ａとも誘電体膜１３を介し
て対向配置させ、これらによって電荷保持容量＜３）２
３を形成させたことを特徴としている。
このようなＴＦＴアレイ基板は次のような工程によって
製造される。
製造される。
まず、ガラス等の透明絶縁基板１４上にＩＴＯ等の透明
導電膜をＥＢ蒸着法で堆積し、ホトエツチング等の方法
で透明導電膜の不要部分を除去してアイランド状に浮遊
電極１２を形成する。次に、プラズマＣＶＤ法やスパッ
タ法等で窒化シリコン、酸化シリコン、酸化タンタルあ
るいはそれらのいずれか２層以上からなる誘電体膜１３
を形成する。
導電膜をＥＢ蒸着法で堆積し、ホトエツチング等の方法
で透明導電膜の不要部分を除去してアイランド状に浮遊
電極１２を形成する。次に、プラズマＣＶＤ法やスパッ
タ法等で窒化シリコン、酸化シリコン、酸化タンタルあ
るいはそれらのいずれか２層以上からなる誘電体膜１３
を形成する。
その後、スパッタ法等により［Ｔ○等の透明導電薄膜を
形成し、ホＩ・エツチング等で画素電極９を形成する。
形成し、ホＩ・エツチング等で画素電極９を形成する。
このとき、画素電極９が誘電体１３を挟んで浮遊電極１
２と対向するようにオーバラップさせ、電荷保持容量（
１） ２１を形成する。
２と対向するようにオーバラップさせ、電荷保持容量（
１） ２１を形成する。
次に、スパッタ法等でＣｒあるいはＭｏ等の金属を堆積
した後、ホＩ・エツチング等でゲート電極線２、共通電
極線３を形成する。このとよ、浮遊電極１２と共通電極
線３および次の画素電極用のゲート電極線２Ａとが誘電
体膜１３を介してオーバーラツプするように配置させ、
これによって電荷保持容量＜２）２２および電荷保持容
量（３）２３を形成する。
した後、ホＩ・エツチング等でゲート電極線２、共通電
極線３を形成する。このとよ、浮遊電極１２と共通電極
線３および次の画素電極用のゲート電極線２Ａとが誘電
体膜１３を介してオーバーラツプするように配置させ、
これによって電荷保持容量＜２）２２および電荷保持容
量（３）２３を形成する。
その後、窒化シリコン等のゲート絶縁膜４および水素化
アモルファスシリコ２１層等の半導体１層５および上部
絶縁膜６を連続してプラズマＣＶＤ法等により堆積し、
上部絶縁膜６をパターン加工した後、水素化アモルファ
ス／クコ２０１層７をプラズマＣＶＤ法等で形成し、パ
ターン加工により画素電極９とドレイン電極１０とのコ
ンタクトホールを形成する。その後、ＡＩ、ＭＯ等の導
電性薄膜をスパッタ法等で堆積し、ソース電極線１とド
レイン電極８にパターン加工するとともに不要な半導体
ｎ４層７および半導体１層５をドライエツチングでエッ
チオフし、最後に窒化シリコン膜あるいは酸化シリコン
膜等をプラズマＣＶＤ法等で堆積し、パターン加工して
保護膜１０を形成する。
アモルファスシリコ２１層等の半導体１層５および上部
絶縁膜６を連続してプラズマＣＶＤ法等により堆積し、
上部絶縁膜６をパターン加工した後、水素化アモルファ
ス／クコ２０１層７をプラズマＣＶＤ法等で形成し、パ
ターン加工により画素電極９とドレイン電極１０とのコ
ンタクトホールを形成する。その後、ＡＩ、ＭＯ等の導
電性薄膜をスパッタ法等で堆積し、ソース電極線１とド
レイン電極８にパターン加工するとともに不要な半導体
ｎ４層７および半導体１層５をドライエツチングでエッ
チオフし、最後に窒化シリコン膜あるいは酸化シリコン
膜等をプラズマＣＶＤ法等で堆積し、パターン加工して
保護膜１０を形成する。
このように本実施例では、画素電極９を次の画素電極用
のゲート電極２Ａとオーバーラツプしないように並設す
るとともに該画素電極９とゲート電極２にわたる浮遊電
極１２を誘電体１３を介在させて設けることにより、こ
の浮遊電極１２と画素電極９および浮遊電極１２とゲー
ト電極２Ａとによって電荷容量（１）（３）を形成し、
これらの容量結合により画素電極９とゲート電極２Ａと
を容量結合する構成としている。このため、浮遊電極１
２と画素電極９あるいは浮遊電極１２とゲート電極２と
の間のいずれか一方で短絡欠陥が生じたとてもゲート電
極２と画素電極９との間が直ちに短絡することがなく、
従って、短絡による画素欠陥の発生を抑制することがで
きる。
のゲート電極２Ａとオーバーラツプしないように並設す
るとともに該画素電極９とゲート電極２にわたる浮遊電
極１２を誘電体１３を介在させて設けることにより、こ
の浮遊電極１２と画素電極９および浮遊電極１２とゲー
ト電極２Ａとによって電荷容量（１）（３）を形成し、
これらの容量結合により画素電極９とゲート電極２Ａと
を容量結合する構成としている。このため、浮遊電極１
２と画素電極９あるいは浮遊電極１２とゲート電極２と
の間のいずれか一方で短絡欠陥が生じたとてもゲート電
極２と画素電極９との間が直ちに短絡することがなく、
従って、短絡による画素欠陥の発生を抑制することがで
きる。
なお、上記実施例では、浮遊電極１２とオーバーラツプ
させるゲーＩ・電極を次の画素＠極用のものとしたが、
前段の画素電極用のゲート電極にオーバーラツプさせる
ように構成してもよい。また。
させるゲーＩ・電極を次の画素＠極用のものとしたが、
前段の画素電極用のゲート電極にオーバーラツプさせる
ように構成してもよい。また。
浮遊電極１２と共通電極３とのオーバーラツプ部を小さ
くして電荷保持容量（２＞２２を小さなものとしたが、
オーバラップ部を大きく形成してもよく、さらに、第一
１５図、第１６図、第１７図に示すように、浮遊電極１
２を２分割して共通電極３との電荷保持容量を併設する
ように構成してもよい。また、浮遊電極１２を第１８図
、第１９図に示すように複数個に分割して構成してもよ
い。
くして電荷保持容量（２＞２２を小さなものとしたが、
オーバラップ部を大きく形成してもよく、さらに、第一
１５図、第１６図、第１７図に示すように、浮遊電極１
２を２分割して共通電極３との電荷保持容量を併設する
ように構成してもよい。また、浮遊電極１２を第１８図
、第１９図に示すように複数個に分割して構成してもよ
い。
さらに、上記実施例では、浮遊電極１２を形成した後、
誘電体膜１３を形成するものについて説明したが、第２
０図、第２１図に示すように、浮ｉ！電極］２をソース
・ドレイン電極材料を用いて形成し、浮遊電極１２、ゲ
ート電極線２Ａ、画素電極９およびゲート絶縁膜４によ
って電荷保持容量Ｈ）２２、電荷保持容量（３）２３を
形成することもできる。また、浮遊電極を画素電極９お
よびゲート電極線２の上下両方に形成することも可能で
ある。
誘電体膜１３を形成するものについて説明したが、第２
０図、第２１図に示すように、浮ｉ！電極］２をソース
・ドレイン電極材料を用いて形成し、浮遊電極１２、ゲ
ート電極線２Ａ、画素電極９およびゲート絶縁膜４によ
って電荷保持容量Ｈ）２２、電荷保持容量（３）２３を
形成することもできる。また、浮遊電極を画素電極９お
よびゲート電極線２の上下両方に形成することも可能で
ある。
［発明の効果コ
以上にように、二の発明によれば、共通電極線あるいは
ゲート電極線と画素電極とを並設するとともにこれらと
誘電体を介して浮遊電極を設けるように構成したため、
共通電極線あるいはゲート電極線と画素電極との間で発
生する短絡欠陥を抑制させる二とができる。また、電荷
保持容量を複数のキャパシタで形成しているため、その
うちのひとつが短絡しても電荷保持容量としての機能を
保たせることができるという効果がある。
ゲート電極線と画素電極とを並設するとともにこれらと
誘電体を介して浮遊電極を設けるように構成したため、
共通電極線あるいはゲート電極線と画素電極との間で発
生する短絡欠陥を抑制させる二とができる。また、電荷
保持容量を複数のキャパシタで形成しているため、その
うちのひとつが短絡しても電荷保持容量としての機能を
保たせることができるという効果がある。
第１図は本発明の一実施例である液晶表示装置に用いら
れるＴＦＴアレイ基板を示す平面構成図、第２図は、第
１図におけるＡ−Ａ断面図、第３図は第１図における回
路構成図、第４図、第６図、第８図は他の実施例である
ＴＦＴアレイ基板を示す構成図、第５図、第７図、第９
図は各々第４図、第６図、第８図におけるＡ−Ａ断面図
、第１０図、第１１図は本発明の他の実施例を示す回路
図および構成図、第１２図、第１３図、第１４図は第２
の発明の実施例であるＴ’ Ｆ Ｔアレイ基板を示す平
面構成図、Ａ−Ａ断面図および回路図、第１５図、第１
６図、第１７図は他の実施例であるＴＦＴアレイ基板を
示す平面構成図、断面図および回路図、第１８図、第１
９図は他の実施例を示す構成図および回路図、第２０図
、第２１図は他の実施例を示す構成図および断面図、第
２２図は従来の液晶表示装置におけるＴＦＴアレイ基板
の１画素分を示す平面構成図、第２３図は第２２図にお
けるＡＡ断面図、第２４図は第２２図における等価回路
図である。 １ ソース電極線、２ ゲート電極線、３ 共通電極線
、４ ゲート絶縁膜、５ 半導体ｉ層、６ ゛上部絶縁
膜、７・半導体ｎ゛層、８ ドレイン電極、９ 画素電
極、ｌＯ保護膜、１２ 浮遊電極、１３・誘電体膜、Ｉ
４・透明絶縁基板、１５−ＴＦＴ、１６・・ゲート・ド
レイン間寄生容量、１７ 遮光膜、１８ 電荷保持容量
、２１・電荷保持容量（１〉、２２ 電荷保持容量（２
）、２３ 電荷保持容量（３）、３５ 液晶、３８ 対
向電極。 なお、図中、同一符号は同−又は相当部分を示す。
れるＴＦＴアレイ基板を示す平面構成図、第２図は、第
１図におけるＡ−Ａ断面図、第３図は第１図における回
路構成図、第４図、第６図、第８図は他の実施例である
ＴＦＴアレイ基板を示す構成図、第５図、第７図、第９
図は各々第４図、第６図、第８図におけるＡ−Ａ断面図
、第１０図、第１１図は本発明の他の実施例を示す回路
図および構成図、第１２図、第１３図、第１４図は第２
の発明の実施例であるＴ’ Ｆ Ｔアレイ基板を示す平
面構成図、Ａ−Ａ断面図および回路図、第１５図、第１
６図、第１７図は他の実施例であるＴＦＴアレイ基板を
示す平面構成図、断面図および回路図、第１８図、第１
９図は他の実施例を示す構成図および回路図、第２０図
、第２１図は他の実施例を示す構成図および断面図、第
２２図は従来の液晶表示装置におけるＴＦＴアレイ基板
の１画素分を示す平面構成図、第２３図は第２２図にお
けるＡＡ断面図、第２４図は第２２図における等価回路
図である。 １ ソース電極線、２ ゲート電極線、３ 共通電極線
、４ ゲート絶縁膜、５ 半導体ｉ層、６ ゛上部絶縁
膜、７・半導体ｎ゛層、８ ドレイン電極、９ 画素電
極、ｌＯ保護膜、１２ 浮遊電極、１３・誘電体膜、Ｉ
４・透明絶縁基板、１５−ＴＦＴ、１６・・ゲート・ド
レイン間寄生容量、１７ 遮光膜、１８ 電荷保持容量
、２１・電荷保持容量（１〉、２２ 電荷保持容量（２
）、２３ 電荷保持容量（３）、３５ 液晶、３８ 対
向電極。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (1)
- （１）透明絶縁性基板上に並設された複数の共通電極線
および複数のゲート電極線、上記共通電極線およびゲー
ト電極線に交差して形成された複数のソース電極線、上
記ゲート電極線とソース電極線の交差部付近に設けられ
た薄膜トランジスタ、該薄膜トランジスタに接続された
画素電極からなるＴＦＴアレイ基板と、該ＴＦＴアレイ
基板に対向して設けられた対向電極基板と、該対向電極
基板と上記ＴＦＴアレイ基板の間に挟持された液晶表示
材料とを備えた液晶表示装置において、上記共通電極線
あるいはゲート電極線と上記画素電極とを並設するとと
もにこれらの電極と誘電体を介して浮遊電極を設けるよ
うに構成したことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33615590A JP2711020B2 (ja) | 1990-04-27 | 1990-11-29 | 液晶表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11430190 | 1990-04-27 | ||
| JP2-114301 | 1990-04-27 | ||
| JP33615590A JP2711020B2 (ja) | 1990-04-27 | 1990-11-29 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0427920A true JPH0427920A (ja) | 1992-01-30 |
| JP2711020B2 JP2711020B2 (ja) | 1998-02-10 |
Family
ID=26453074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33615590A Expired - Fee Related JP2711020B2 (ja) | 1990-04-27 | 1990-11-29 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2711020B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033488A (ja) * | 2001-05-14 | 2002-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR20020054917A (ko) * | 2000-12-28 | 2002-07-08 | 주식회사 현대 디스플레이 테크놀로지 | 에프에프에스 구조의 잔상 감소를 위한 소스/드레인을이용한 캐패시터 형성방법 |
| KR100466393B1 (ko) * | 2001-05-30 | 2005-01-13 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자의 박막트랜지스터 |
| KR100604125B1 (ko) * | 2000-06-12 | 2006-07-24 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 액정 디스플레이 장치 및 그 제조 방법 |
| JP2007310334A (ja) * | 2006-05-19 | 2007-11-29 | Mikuni Denshi Kk | ハーフトーン露光法を用いた液晶表示装置の製造法 |
| CN113380144A (zh) * | 2021-06-07 | 2021-09-10 | 武汉天马微电子有限公司 | 一种显示面板及显示装置 |
-
1990
- 1990-11-29 JP JP33615590A patent/JP2711020B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100604125B1 (ko) * | 2000-06-12 | 2006-07-24 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 액정 디스플레이 장치 및 그 제조 방법 |
| KR20020054917A (ko) * | 2000-12-28 | 2002-07-08 | 주식회사 현대 디스플레이 테크놀로지 | 에프에프에스 구조의 잔상 감소를 위한 소스/드레인을이용한 캐패시터 형성방법 |
| JP2002033488A (ja) * | 2001-05-14 | 2002-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR100466393B1 (ko) * | 2001-05-30 | 2005-01-13 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자의 박막트랜지스터 |
| JP2007310334A (ja) * | 2006-05-19 | 2007-11-29 | Mikuni Denshi Kk | ハーフトーン露光法を用いた液晶表示装置の製造法 |
| CN113380144A (zh) * | 2021-06-07 | 2021-09-10 | 武汉天马微电子有限公司 | 一种显示面板及显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2711020B2 (ja) | 1998-02-10 |
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