JPH04280123A - ビタビ復号装置 - Google Patents
ビタビ復号装置Info
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- JPH04280123A JPH04280123A JP2402991A JP2402991A JPH04280123A JP H04280123 A JPH04280123 A JP H04280123A JP 2402991 A JP2402991 A JP 2402991A JP 2402991 A JP2402991 A JP 2402991A JP H04280123 A JPH04280123 A JP H04280123A
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- 230000000295 complement effect Effects 0.000 claims abstract description 18
- 238000010606 normalization Methods 0.000 claims description 21
- 238000001514 detection method Methods 0.000 claims description 11
- 230000006866 deterioration Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000007476 Maximum Likelihood Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、畳み込み符号化され
た伝送信号について誤り訂正を行うビタビ復号装置に関
し、特にそのステートメトリック値の正規化手段を改良
したビタビ復号装置に関する。
た伝送信号について誤り訂正を行うビタビ復号装置に関
し、特にそのステートメトリック値の正規化手段を改良
したビタビ復号装置に関する。
【０００２】
【従来の技術】従来、かかるビタビ復号装置におけるス
テートメトリック正規化手段としては、図３や図４に示
すような構成が用いられている。図３において、伝送さ
れてきた伝送信号Ｓ１は、ブランチメトリック生成回路
１に入力され、ブランチメトリックＳ２を計算生成して
ＡＣＳ（Ａｄｄ ＣｏｍｐａｒｅＳｅｌｅｃｔ）回路２
に供給する。ＡＣＳ回路２は、時分割処理を行う回路で
、すべてのブランチについて生き残りパスのメトリック
とを加算し、比較処理を通して最小値を得て、そのパス
選択信号をパス記憶回路３に供給、記憶させる。ＡＣＳ
回路２からのステートメトリック値Ｓ５には、１復号サ
イクル毎に各ステートブランチメトリック値Ｓ２が順次
加算されるので、桁あふれを起こす前にステートメトリ
ック値Ｓ５を正規化する。ここでは、最小メトリック検
出回路８２において、１復号サイクル毎に正規化前のス
テートメトリックの最小値を検出して、減算回路８３で
、その値α１を、遅延回路８１で遅延された各々のステ
ートメトリック値β１より減算し、新たなステートメト
リック値γ１としてステートメトリック記憶回路９に記
憶される。ステートメトリック記憶回路９から読み出さ
れた信号Ｓ３は、ＡＣＳ回路２に送出される。最尤メト
リック判定回路４は、ＡＣＳ回路２からの信号Ｓ５を受
け、最尤メトリックを判定し、判定結果をパス記憶回路
３に送出する。パス記憶回路３から復号出力信号Ｓ９を
出力する。こうして、正規化後の最小ステートメトリッ
ク値は常に０となり、ステートメトリックのビット数の
増加を最小に抑えることができる。
テートメトリック正規化手段としては、図３や図４に示
すような構成が用いられている。図３において、伝送さ
れてきた伝送信号Ｓ１は、ブランチメトリック生成回路
１に入力され、ブランチメトリックＳ２を計算生成して
ＡＣＳ（Ａｄｄ ＣｏｍｐａｒｅＳｅｌｅｃｔ）回路２
に供給する。ＡＣＳ回路２は、時分割処理を行う回路で
、すべてのブランチについて生き残りパスのメトリック
とを加算し、比較処理を通して最小値を得て、そのパス
選択信号をパス記憶回路３に供給、記憶させる。ＡＣＳ
回路２からのステートメトリック値Ｓ５には、１復号サ
イクル毎に各ステートブランチメトリック値Ｓ２が順次
加算されるので、桁あふれを起こす前にステートメトリ
ック値Ｓ５を正規化する。ここでは、最小メトリック検
出回路８２において、１復号サイクル毎に正規化前のス
テートメトリックの最小値を検出して、減算回路８３で
、その値α１を、遅延回路８１で遅延された各々のステ
ートメトリック値β１より減算し、新たなステートメト
リック値γ１としてステートメトリック記憶回路９に記
憶される。ステートメトリック記憶回路９から読み出さ
れた信号Ｓ３は、ＡＣＳ回路２に送出される。最尤メト
リック判定回路４は、ＡＣＳ回路２からの信号Ｓ５を受
け、最尤メトリックを判定し、判定結果をパス記憶回路
３に送出する。パス記憶回路３から復号出力信号Ｓ９を
出力する。こうして、正規化後の最小ステートメトリッ
ク値は常に０となり、ステートメトリックのビット数の
増加を最小に抑えることができる。
【０００３】かかる正規化回路においては、最小ステー
トメトリックの検出が終了するまで遅延回路８１を用い
て減算回路８３の動作を待たなければならず、ＡＣＳ回
路２に大きな遅延が生じて全体のスループットが低下す
るという問題がある。この問題を解決するための正規化
回路を適用したビタビ復号装置の構成例が図４に示され
ている。
トメトリックの検出が終了するまで遅延回路８１を用い
て減算回路８３の動作を待たなければならず、ＡＣＳ回
路２に大きな遅延が生じて全体のスループットが低下す
るという問題がある。この問題を解決するための正規化
回路を適用したビタビ復号装置の構成例が図４に示され
ている。
【０００４】図４の正規化回路１０の最小メトリック検
出回路１０１は、ＡＣＳ回路２の出力信号Ｓ５から最小
メトリック値α２ を検出して保持回路１０２に出力す
る。保持回路１０２は、１復号サイクル前の最小メトリ
ック値α２を保持する。減算回路１０３は、信号Ｓ５か
ら保持回路１０２からの保持出力信号β２ を減算する
。 この減算処理は、ＡＣＳ回路２からのステートメトリッ
ク出力信号Ｓ５と同時に減算処理できるので、図３の回
路のような遅延の問題は生じない。
出回路１０１は、ＡＣＳ回路２の出力信号Ｓ５から最小
メトリック値α２ を検出して保持回路１０２に出力す
る。保持回路１０２は、１復号サイクル前の最小メトリ
ック値α２を保持する。減算回路１０３は、信号Ｓ５か
ら保持回路１０２からの保持出力信号β２ を減算する
。 この減算処理は、ＡＣＳ回路２からのステートメトリッ
ク出力信号Ｓ５と同時に減算処理できるので、図３の回
路のような遅延の問題は生じない。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ような従来のビタビ復号装置の正規化回路には以上のよ
うな問題がある。この問題については１９８８年 ４月
に発行された通信学会論文誌Ｂ，Ｖｏｌ．Ｊ７１ーＢ，
ｎｏ．４，ｐｐ．５５２ー５６２の論文“パスメトリッ
クのビット数を削減したビタビ復号器の特性”に示され
ている。すなわち、減算回路１０３に同時に入力される
ＡＣＳ回路２からのステートメトリック信号Ｓ５と保持
回路１０２からの信号β３とは、ＡＣＳ回路２で同一の
復号サイクル時に生成されたものではない。したがって
、正規化後のステートメトリック（ＡＣＳ回路の入力）
の最小値は０とはならず、回路規模の縮小のためにパト
メトリックのビット数を削減した復号装置の場合には、
復号後のビットエラーレート特性が大きく劣化する恐れ
があるという問題がある。
ような従来のビタビ復号装置の正規化回路には以上のよ
うな問題がある。この問題については１９８８年 ４月
に発行された通信学会論文誌Ｂ，Ｖｏｌ．Ｊ７１ーＢ，
ｎｏ．４，ｐｐ．５５２ー５６２の論文“パスメトリッ
クのビット数を削減したビタビ復号器の特性”に示され
ている。すなわち、減算回路１０３に同時に入力される
ＡＣＳ回路２からのステートメトリック信号Ｓ５と保持
回路１０２からの信号β３とは、ＡＣＳ回路２で同一の
復号サイクル時に生成されたものではない。したがって
、正規化後のステートメトリック（ＡＣＳ回路の入力）
の最小値は０とはならず、回路規模の縮小のためにパト
メトリックのビット数を削減した復号装置の場合には、
復号後のビットエラーレート特性が大きく劣化する恐れ
があるという問題がある。
【０００６】そこで、この発明の目的は、上記従来の欠
点を解決した遅延の問題がなく、復号後のビットエラー
レート特性の劣化のない正規化が可能なビタビ復号装置
を提供することにある。
点を解決した遅延の問題がなく、復号後のビットエラー
レート特性の劣化のない正規化が可能なビタビ復号装置
を提供することにある。
【０００７】
【課題を解決するための手段】前述の課題を解決するた
め、この発明によるビタビ復号装置は、ＡＣＳ回路で得
られたステートメトリック値から最小ステートメトリッ
ク値を検出する最小ステートメトリック検出回路と、前
記検出された最小ステートメトリック値を１復号サイク
ル間保持する保持回路と、前記ＡＣＳ回路からのステー
トメトリック値を記憶する記憶回路と、前記記憶回路か
ら読み出されたステートメトリック値から前記保持回路
からの最小ステートメトリック値を減算する減算回路と
、を有する正規化回路を備えて構成される。また、ＡＣ
Ｓ回路で得られたステートメトリック値から最小ステー
トメトリック値を検出する最小ステートメトリック検出
回路と、前記検出された最小ステートメトリック値の補
数値を出力する補数生成回路と、前記補数生成回路から
出力される補数値を１復号サイクル間保持する保持回路
と、前記ＡＣＳ回路からのステートメトリック値を記憶
する記憶回路と、前記記憶回路から読み出されたステー
トメトリック値信号と前記保持回路からの出力信号とを
加算する加算回路と、を有する正規化回路を備えて構成
される。
め、この発明によるビタビ復号装置は、ＡＣＳ回路で得
られたステートメトリック値から最小ステートメトリッ
ク値を検出する最小ステートメトリック検出回路と、前
記検出された最小ステートメトリック値を１復号サイク
ル間保持する保持回路と、前記ＡＣＳ回路からのステー
トメトリック値を記憶する記憶回路と、前記記憶回路か
ら読み出されたステートメトリック値から前記保持回路
からの最小ステートメトリック値を減算する減算回路と
、を有する正規化回路を備えて構成される。また、ＡＣ
Ｓ回路で得られたステートメトリック値から最小ステー
トメトリック値を検出する最小ステートメトリック検出
回路と、前記検出された最小ステートメトリック値の補
数値を出力する補数生成回路と、前記補数生成回路から
出力される補数値を１復号サイクル間保持する保持回路
と、前記ＡＣＳ回路からのステートメトリック値を記憶
する記憶回路と、前記記憶回路から読み出されたステー
トメトリック値信号と前記保持回路からの出力信号とを
加算する加算回路と、を有する正規化回路を備えて構成
される。
【０００８】
【作用】この発明では、ＡＣＳ回路で得られたステート
メトリック値の最小ステートメトリック値を１復号サイ
クル間保持し、記憶回路に上記ステートメトリック値を
記憶し、記憶回路から読み出されたステートメトリック
値から上記保持された最小ステートメトリック値を減算
する正規化回路を構成することにより、また、最小ステ
ートメトリック値の補数値を１復号サイクル間保持出力
し、記憶回路から読み出されたステートメトリック値と
保持された補数値とを加算する正規化回路を構成するこ
とにより、ビットエラーレート特性の劣化のない正規化
を可能としている。
メトリック値の最小ステートメトリック値を１復号サイ
クル間保持し、記憶回路に上記ステートメトリック値を
記憶し、記憶回路から読み出されたステートメトリック
値から上記保持された最小ステートメトリック値を減算
する正規化回路を構成することにより、また、最小ステ
ートメトリック値の補数値を１復号サイクル間保持出力
し、記憶回路から読み出されたステートメトリック値と
保持された補数値とを加算する正規化回路を構成するこ
とにより、ビットエラーレート特性の劣化のない正規化
を可能としている。
【０００９】
【実施例】次に、この発明について図面を参照しながら
説明する。図１は、この発明によるビタビ復号装置の一
実施例を示す構成ブロック図である。図１において、図
３や図４と同一符号が付与されている構成部は同様機能
を有する構成部を示す。正規化回路６を構成する最小メ
トリック検出回路６１は、ＡＣＳ回路２からの各ステー
トメトリック値信号Ｓ５から最小のステートメトリック
値信号α３を検出し、保持回路６２に出力する。保持回
路６２は、最小ステートメトリック値信号α３をラッチ
して、１復号サイクル間だけ保持する。保持回路６２か
らの出力信号β３は、１復号サイクル前の各ステートメ
トリックの最小値である。ステートメトリック記憶回路
５は、ＡＣＳ回路２からの出力信号Ｓ５を記憶し、そこ
から読み出された信号Ｓ６を減算回路６３に供給する。 減算回路６３は、信号Ｓ６から信号β３を減算して正規
化ステートメトリック値信号Ｓ３をＡＣＳ回路２に出力
する。
説明する。図１は、この発明によるビタビ復号装置の一
実施例を示す構成ブロック図である。図１において、図
３や図４と同一符号が付与されている構成部は同様機能
を有する構成部を示す。正規化回路６を構成する最小メ
トリック検出回路６１は、ＡＣＳ回路２からの各ステー
トメトリック値信号Ｓ５から最小のステートメトリック
値信号α３を検出し、保持回路６２に出力する。保持回
路６２は、最小ステートメトリック値信号α３をラッチ
して、１復号サイクル間だけ保持する。保持回路６２か
らの出力信号β３は、１復号サイクル前の各ステートメ
トリックの最小値である。ステートメトリック記憶回路
５は、ＡＣＳ回路２からの出力信号Ｓ５を記憶し、そこ
から読み出された信号Ｓ６を減算回路６３に供給する。 減算回路６３は、信号Ｓ６から信号β３を減算して正規
化ステートメトリック値信号Ｓ３をＡＣＳ回路２に出力
する。
【００１０】ステートメトリック記憶回路５からの出力
信号は、その入力に対して１復号サイクル遅延している
ので、減算回路６３に入力される信号Ｓ６と信号β３は
、どちらも同一復号サイクル時のＡＣＳ回路２の出力で
ある。したがって、図１に示す実施例によれば、正規化
後のステーチメトリック信号Ｓ３の最小値が必ず０とな
り、また最小ステートメトリック検出動作とステートメ
トリック記憶動作が同時に行え、従来回路のような問題
が生じない。
信号は、その入力に対して１復号サイクル遅延している
ので、減算回路６３に入力される信号Ｓ６と信号β３は
、どちらも同一復号サイクル時のＡＣＳ回路２の出力で
ある。したがって、図１に示す実施例によれば、正規化
後のステーチメトリック信号Ｓ３の最小値が必ず０とな
り、また最小ステートメトリック検出動作とステートメ
トリック記憶動作が同時に行え、従来回路のような問題
が生じない。
【００１１】図２には、この発明によるビタビ復号装置
の他の実施例を示すブロック図が示されている。この実
施例によれば、正規化回路７では、ＡＣＳ回路２からの
出力信号Ｓ５を受け、最小メトリック検出回路７１で最
小メトリック値信号α４を検出して補数生成回路７２に
出力する。補数生成回路７２は、検出された最小メトリ
ック値α４の補数を補数信号β４として保持回路７３に
出力する。保持回路７３は、補数信号β４をラッチし、
１復号サイクル間保持して出力信号γ４を出力する。加
算回路７４は、ステートメトリック記憶回路５からの信
号Ｓ６と、保持回路７３からの保持出力信号γ４とを加
算して、正規化メトリック信号Ｓ３としてＡＣＳ回路２
に供給する。
の他の実施例を示すブロック図が示されている。この実
施例によれば、正規化回路７では、ＡＣＳ回路２からの
出力信号Ｓ５を受け、最小メトリック検出回路７１で最
小メトリック値信号α４を検出して補数生成回路７２に
出力する。補数生成回路７２は、検出された最小メトリ
ック値α４の補数を補数信号β４として保持回路７３に
出力する。保持回路７３は、補数信号β４をラッチし、
１復号サイクル間保持して出力信号γ４を出力する。加
算回路７４は、ステートメトリック記憶回路５からの信
号Ｓ６と、保持回路７３からの保持出力信号γ４とを加
算して、正規化メトリック信号Ｓ３としてＡＣＳ回路２
に供給する。
【００１２】
【発明の効果】以上説明したように、この発明によるビ
タビ復号装置によれば、遅延の問題を解決し、復号後の
ビットエラーレート特性の劣化を除去した正規化が可能
となり、高精度なビタビ復号が可能となる。
タビ復号装置によれば、遅延の問題を解決し、復号後の
ビットエラーレート特性の劣化を除去した正規化が可能
となり、高精度なビタビ復号が可能となる。
【図１】この発明によるビタビ復号装置の一実施例を示
す構成ブロック図である。
す構成ブロック図である。
【図２】この発明によるビタビ復号装置の他の実施例を
示す構成ブロック図である。
示す構成ブロック図である。
【図３】従来のビタビ復号装置の一例を示す構成ブロッ
ク図である。
ク図である。
【図４】従来のビタビ復号装置の他の例を示す構成ブロ
ック図である。
ック図である。
１
ブランチメトリック生成回路 ２
ＡＣＳ回路３
パス記憶回路４
最尤
メトリック判定回路 ５，９
ステートメトリック記憶回路 ６，７，８，１０ 正規化
回路６１，７１，８２，１０１ 最小メトリ
ック検出回路
ブランチメトリック生成回路 ２
ＡＣＳ回路３
パス記憶回路４
最尤
メトリック判定回路 ５，９
ステートメトリック記憶回路 ６，７，８，１０ 正規化
回路６１，７１，８２，１０１ 最小メトリ
ック検出回路
Claims (2)
- 【請求項１】ＡＣＳ回路で得られたステートメトリック
値から最小ステートメトリック値を検出する最小ステー
トメトリック検出回路と、前記検出された最小ステート
メトリック値を１復号サイクル間保持する保持回路と、
前記ＡＣＳ回路からのステートメトリック値を記憶する
記憶回路と、前記記憶回路から読み出されたステートメ
トリック値から前記保持回路からの最小ステートメトリ
ック値を減算する減算回路と、を有する正規化回路を備
えて成ることを特徴とするビタビ復号装置。 - 【請求項２】ＡＣＳ回路で得られたステートメトリック
値から最小ステートメトリック値を検出する最小ステー
トメトリック検出回路と、前記検出された最小ステート
メトリック値の補数値を出力する補数生成回路と、前記
補数生成回路から出力される補数値を１復号サイクル間
保持する保持回路と、前記ＡＣＳ回路からのステートメ
トリック値を記憶する記憶回路と、前記記憶回路から読
み出されたステートメトリック値と前記保持回路からの
出力値とを加算する加算回路と、を有する正規化回路を
備えて成ることを特徴とするビタビ復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402991A JPH04280123A (ja) | 1991-01-24 | 1991-01-24 | ビタビ復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402991A JPH04280123A (ja) | 1991-01-24 | 1991-01-24 | ビタビ復号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04280123A true JPH04280123A (ja) | 1992-10-06 |
Family
ID=12127095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2402991A Pending JPH04280123A (ja) | 1991-01-24 | 1991-01-24 | ビタビ復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04280123A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127648A (ja) * | 1999-10-26 | 2001-05-11 | Canon Inc | 情報処理装置及び方法、並びに記憶媒体 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919454A (ja) * | 1982-07-23 | 1984-01-31 | Nec Corp | メトリツク正規化回路 |
| JPS59160349A (ja) * | 1983-03-03 | 1984-09-11 | Fujitsu Ltd | Ａｃｓ回路 |
| JPS60180339A (ja) * | 1984-02-28 | 1985-09-14 | Mitsubishi Electric Corp | 加算比較選択回路 |
-
1991
- 1991-01-24 JP JP2402991A patent/JPH04280123A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919454A (ja) * | 1982-07-23 | 1984-01-31 | Nec Corp | メトリツク正規化回路 |
| JPS59160349A (ja) * | 1983-03-03 | 1984-09-11 | Fujitsu Ltd | Ａｃｓ回路 |
| JPS60180339A (ja) * | 1984-02-28 | 1985-09-14 | Mitsubishi Electric Corp | 加算比較選択回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127648A (ja) * | 1999-10-26 | 2001-05-11 | Canon Inc | 情報処理装置及び方法、並びに記憶媒体 |
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