JPH04280425A - 配線形成方法 - Google Patents

配線形成方法

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JPH04280425A
JPH04280425A JP3067997A JP6799791A JPH04280425A JP H04280425 A JPH04280425 A JP H04280425A JP 3067997 A JP3067997 A JP 3067997A JP 6799791 A JP6799791 A JP 6799791A JP H04280425 A JPH04280425 A JP H04280425A
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layer
tion
barrier metal
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forming
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Yukiyasu Sugano
菅野 幸保
Shinji Minegishi
慎治 峰岸
Kazuhide Koyama
一英 小山
Hirobumi Sumi
博文 角
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Original Assignee
Sony Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の製造等に
適用される配線形成方法に関し、特にチタン(Ti)系
材料層を含むバリヤメタルに被覆された接続孔にアルミ
ニウム(Al)系材料を均一に埋め込むことを可能とす
る方法に関する。
【0002】
【従来の技術】近年のVLSI,ULSI等にみられる
ように、半導体装置のデザイン・ルールが高度に縮小さ
れるに伴い、下層配線と上層配線の接続を図るために層
間絶縁膜に開口される接続孔の開口径も微細化し、アス
ペクト比が1を越えるようになってきている。上層配線
は一般にスパッタリング法によりAl系材料を被着させ
ることにより形成されているが、かかる高アスペクト比
を有する接続孔を埋め込むにはもはや十分な段差被覆性
(ステップ・カバレッジ)が達成されにくく、断線を生
ずる原因ともなっている。
【0003】そこで、段差被覆性の不足を改善するため
の対策として、近年、高温バイアス・スパッタリング法
が提案されている。この技術は、たとえば月刊セミコン
ダクター・ワールド1989年12月号186〜188
ページ(プレスジャーナル社刊)、あるいはIEEE/
IRPS(1989年)210〜214ページ等に紹介
されているように、ウェハをヒータ・ブロック等を介し
て数百℃に加熱し、かつ該ヒータ・ブロックを介してR
Fバイアスを印加しながらスパッタリングを行うもので
ある。この方法によれば、高温によるAlのリフロー効
果とバイアス印加によるイオン衝撃とにより段差被覆性
を改善し、平坦な表面を有するAl系材料層を形成する
ことができる。これらの論文には、Al系材料層の下地
としてTi層を設けた場合に、該Ti層がAl原子の表
面移動(マイグレーション)に寄与して優れた段差被覆
性が達成されることが報告されている。
【0004】
【発明が解決しようとする課題】ところで、上記Al系
材料層の下地として設けられるTi層は、言うまでもな
くバリヤメタルとしての機能を期待されているものであ
る。しかし、Ti層は低抵抗のオーミック・コンタクト
を達成する観点からは優れたコンタクト材料であるもの
の、単独ではバリアメタルとしての機能を十分に果たし
得ない。シリコン(Si)基板とAl系材料層との間に
Ti層が単独で介在されていても、SiとTiの反応,
およびTiとAlの反応の両方が進行するために、Si
基板へのAlスパイクの発生が防止できないからである
。そこで通常は、Ti層の上にさらにたとえばTiN層
を積層した2層構造のバリヤメタル(Ti/TiN系)
が採用されている。さらに近年では、上記TiN層の成
膜時に酸素を導入してTiON層とした2層構造のバリ
ヤメタル(Ti/TiON系)も提案されている。 これは、TiNの粒界に酸素を偏析させることにより、
Alの粒界拡散の防止効果を一層高めることを意図した
ものである。
【0005】ところが、高温スパッタリングの過程では
Al系材料は固体と液体の中間的な状態にあって下地の
表面モホロジーに極めて敏感である。コンタクト部に予
め上述のようなTi/TiON系のバリヤメタルが形成
されている場合、Al系材料層を高温バイアス・スパッ
タリング法により被着形成しようとしても、接続孔の均
一な埋め込みが困難となることが問題化してきた。たと
えば、図6に示されるように、層間絶縁膜21上にTi
層22およびTiON層23が順次積層されてなるバリ
ヤメタル27が形成された基体を考える。この基体上に
高温バイアス・スパッタリング法によりAl系材料26
を被着しようとしても、該Al系材料26はTiON層
23上で十分に流動化しない。これは、同図にも模式的
に描かれているとおり、TiON層23が粒径50〜2
00Å程度の柱状結晶構造を有しており、その表面モホ
ロジーの粗さゆえにAl系材料26に対して濡れ性およ
び反応性に劣っているからである。これは、Ti層22
が比較的大きな結晶粒径を有し、平滑な表面モホロジー
を有しているのと対照的である。本発明者らは、TiO
N層23とAl系材料26との界面における反応を促進
させる意味で成膜速度を一般的な成膜速度の半分程度に
低下させることも試みたが、やはり埋め込み特性は改善
されなかった。
【0006】そこで、この問題に対する対策としてたと
えば図7に示されるように、Alとの濡れ性および反応
性に元来優れるTiを上記TiON層23の上にさらに
積層することも考えた。つまり、バリヤメタル25をT
i層22層,TiON層23,Ti層24の3層構造と
するわけである。しかしながら、Ti層24を被着させ
ることにより表面凹凸はむしろ強調されてしまい、Al
系材料26を該Ti層24の表面で良好に流動化させる
には至らなかった。
【0007】以上、図6および図7を用いて説明した状
態が実際にコンタクト・ホールの近傍で発生するとどの
ような不都合が生ずるかを説明したものが図8(a)お
よび(b)である。図8における各部の番号は、図6お
よび図7との共通部分については同一番号としてある。 まず図8(a)に示される基体は、予め不純物拡散領域
29が形成されたシリコン基板28上に、該不純物拡散
領域29に臨んで開口するコンタクト・ホール30を有
する層間絶縁膜21が形成され、さらに基体の全面を被
覆してTi/TiON系のバリヤメタル27,もしくは
Ti/TiON/Ti系のバリヤメタル25が形成され
たものである。しかし、上記バリヤメタル25(27)
はいずれも表面モホロジーが粗いので、高温バイアス・
スパッタリングにより被着されたAl系材料26はコン
タクト・ホール30の開口端付近で十分に流動すること
ができない。この状態のままAl系材料26の被着がさ
らに進行すると、表面上はコンタクト・ホール30がA
l系材料26により埋め込まれた様に見えても、その内
部には鬆(す)31が発生した状態となり易い。さらに
、このような粗い表面上ではAl系材料26が成長する
きっかけとなる核が一度に多数生成するために該Al系
材料層26の結晶粒径も微細化し、エレクトロマイグレ
ーション耐性が劣化するという問題もある。
【0008】このように、従来の技術では高いバリヤ性
と優れた段差被覆性を同時に満足し得るコンタクト形成
を行うことが困難である。そこで本発明は、これらの要
求を同時に満足し得る配線形成方法を提供することを目
的とする。
【0009】
【課題を解決するための手段】本発明の配線形成方法は
、上述の目的を達成するために提案されるものである。 すなわち、本願の第1の発明にかかる配線形成方法は、
基板上の絶縁膜に開口された接続孔の少なくとも底部お
よび側壁部をTi系積層膜を含むバリヤメタルで被覆し
た後、少なくとも前記接続孔を充填するごとくAl系材
料層を形成する方法であって、前記バリヤメタルの形成
工程の一部で該バリヤメタルの表層部の結晶粒径を増大
させる操作を行うことを特徴とするものである。
【0010】本願の第2の発明にかかる配線形成方法は
、前記操作がバイアス・スパッタリングであることを特
徴とするものである。
【0011】本願の第3の発明にかかる配線形成方法は
、前記操作がレーザ照射であることを特徴とするもので
ある。
【0012】本願の第4の発明にかかる配線形成方法は
、前記操作がランプ・アニールであることを特徴とする
ものである。
【0013】
【作用】本発明は、Ti系材料層を含むバリヤメタルの
形成工程の一部において、該バリヤメタルの表層部の結
晶粒径を増大させる操作が行われることを特徴とする。 ここで、バリヤメタルに含まれるTi系材料層の数は単
数でも複数でも良いが、複数である場合には、結晶粒径
を増大させる操作がどの段階で行われるかにより幾つか
のプロセス・パターンが考えられる。上記操作がバリヤ
メタル形成の最終段階で行われる場合には、最上部のT
i系材料層において結晶粒子が大粒径化する他、操作の
種類によってはその影響が下層側のTi系材料層にも及
んで大粒径化が生じたり、もしくは最上部の数層の合金
化反応に伴って大粒径化が生じたりする。また、上記操
作がバリヤメタル形成の途中段階で行われる場合には、
その段階において少なくとも最上層を構成している層の
表面モホロジーが改善される等の理由により、その上に
積層されるTi系材料層の大粒径化が促進される。いず
れにしても、本発明によればバリヤメタルの表層部にお
いては結晶粒子が成長した状態となっており、表面モホ
ロジーが平滑化される。したがって、高温バイアス・ス
パッタリングのように表面モホロジーに敏感なプロセス
によりAl系材料を被着する際にもその流動性が高めら
れ、鬆の発生等を防止することができる。また、かかる
大粒径化によりTi系材料中におけるAlの粒界拡散も
抑制されるので、バリヤ性を向上させることが可能とな
る。さらに、バリヤメタルの上に成膜されるAl系材料
層の結晶粒径も増大するため、エレクトロマイグレーシ
ョン耐性が向上し、信頼性の高い配線形成が可能となる
【0014】本願の第2ないし第4の発明は、上述の大
粒径化を可能とする手段としてそれぞれバイアス・スパ
ッタリング、レーザ照射、ランプ・アニールを行うもの
である。バイアス・スパッタリングによれば、成膜過程
で膜の堆積と平坦化とが競合して進行するために、緻密
なTi系材料層を成膜することができ、その上にさらに
別のTi系材料を積層する場合にもその粒径を大きなも
のとすることができる。レーザ照射により大粒径化が可
能となることについては、過去の研究から確認されてい
る。たとえば本発明者らの中の1人は、チタン・シリサ
イド(TiSi2 )の結晶粒径をXeClエキシマ・
レーザ照射により2.5〜10μm程度まで成長させた
研究を、第37回応用物理学関係連合講演会(1990
年春季)講演予稿集第2分冊592ページ,演題番号2
9a−ZA−10に発表している。レーザ・パワーがあ
る程度大きければ、バリヤメタルの最上層を構成するT
i系材料層のみならず、その下層側のTi系材料層も大
粒径化もしくは平滑化することができる。さらにランプ
・アニールによれば、バリヤメタルの表面の数層を合金
化させること等が可能となり、やはりバリヤメタルの表
層部を大粒径化することが可能となる。
【0015】なお、本願の第3の発明において行われる
レーザ照射に関連する技術としては、本願出願人が先に
発明協会公開技報,公技番号90−16909において
エキシマ・レーザ照射によりTiN(111)膜の表面
を溶融,平滑化する技術を開示している。しかしこのT
iN(111)膜は、層間絶縁膜に開口された接続孔が
多結晶シリコンやタングステン(W)等のプラグ材料で
平坦化された後に、Al上層配線の単結晶成長を可能と
するためにバリヤ層を兼ねて被着されたものであり、接
続孔内部には形成されていない。これに対し本発明は、
Al系材料による接続孔の均一な埋め込みを目的として
Ti系材料層を含むバリヤメタルにレーザ照射を始めと
する種々の操作を行うものであり、上記技術とは目的も
効果も異なるものである。
【0016】
【実施例】以下、本発明の具体的な実施例について図1
ないし図5を参照しながら説明する。ただし、これらの
図面において、共通の部分については同一の番号を付し
て説明する。
【0017】実施例1 本実施例は、本願の第2の発明を適用し、Ti/TiO
N/Ti系のバリヤメタルを形成する工程において、T
iON層をバイアス・スパッタリングにより形成し、こ
れにより上層側のTi層の大粒径化を図った例である。 このプロセスを、図1(a)ないし(d)を参照しなが
ら説明する。まず、図1(a)に示されるように、酸化
シリコン等からなる層間絶縁膜1上に、厚さ約300Å
の下層側Ti層2をスパッタリングにより形成した。こ
のときの条件は、一例としてAr流量100SCCM,
ガス圧0.47Pa(3.5mTorr),DCスパッ
タ・パワー4kW,基板温度300℃,基板温度150
℃とした。上記下層側Ti層2は、同図にも模式的に示
されるように、比較的粒径が大きく、平坦な表面モホロ
ジーを有している。
【0018】次に、図1(b)に示されるように、前記
下層側Ti層2の上に厚さ約700ÅのTiON層3を
バイアス・スパッタリングにより積層した。このときの
条件は、一例としてAr流量40SCCM,N2 −6
%O2 混合ガス流量70SCCM,ガス圧0.47P
a(3.5mTorr),DCスパッタ・パワー5kW
,基板温度150℃,RFスパッタ・パワー100W(
13.56MHz)とした。このバイアス・スパッタリ
ングの過程では、膜の堆積と逆スパッタリング効果によ
る平坦化とが競合する機構で成膜が進行するため、同図
にも模式的に示されるように、比較的平坦な表面モホロ
ジーを有するTiON層3が形成された。このTiON
層3の表面モホロジーは、前述の図6に模式的に示され
るTiON層23のそれとは極めて異なっている。
【0019】次に、図1(c)に示されるように、前記
TiON層3の上に厚さ約300Åの上層側Ti層4を
スパッタリングにより積層した。このときの条件は、前
述の下層側Ti層2の成膜時と同様で良い。ここでは、
下地となるTiON層3が良好な表面モホロジーを有す
るために、上層側Ti層4は下層側Ti層2と同様に大
きな結晶粒径をもって成膜された。この上層側Ti層4
の結晶粒径は、前述の図7に模式的に示されるTi層2
4のそれよりも遙かに大きい。
【0020】このようにして形成された下層側Ti層2
,TiON層3,上層側Ti層4からなるバリヤメタル
5上では、図1(d)に示されるように、Al−1%S
i材料層6に対する濡れ性および反応性が従来と比べて
大きく改善された。
【0021】なお、本発明は上述の実施例に何ら限定さ
れるものではなく、たとえばTiON層3を成膜する際
の雰囲気中にAr等の希ガスが含有されていても良い。 またスパッタ・パワーについても、十分な平坦化が期待
できかつ下地に損傷を与えない範囲であれば、おおよそ
50〜300Wの実用範囲で適宜設定して構わない。さ
らに、上記TiON層3の代わりにTiN層やTiW層
等をバイアス・スパッタリング法により成膜しても、同
様の効果が期待できる。
【0022】実施例2 本実施例は、本願の第3の発明を適用し、Ti/TiO
N系のバリヤメタルを形成する工程において、TiON
層を形成した後にエキシマ・レーザ照射を行うことによ
り該TiON層の大粒径化ならびに平滑化を図った例で
ある。このプロセスを、図2(a)ないし(c)を参照
しながら説明する。まず、図2(a)に示されるように
、酸化シリコン等からなる層間絶縁膜1上に、厚さ約5
00Åの下層側Ti層2および厚さ約1000ÅのTi
ON層3aをそれぞれスパッタリングにより順次積層し
た。ここで、下層側Ti層2の成膜条件は実施例1で述
べた条件と同様である。一方、TiON層3aの成膜条
件は、実施例1で述べた条件からRFバイアス・パワー
印加を除外したものである。つまり、このTiON層3
aはバイアス・スパッタリングではなく通常のスパッタ
リングにより成膜した。したがって、その表面モホロジ
ーはたとえば前述の図6に示される従来のものと同様、
粗いものであった。以下、本明細書中では、大粒径化も
しくは平滑化されていない層については、図番に添字a
を付して表すものとする。
【0023】次に、たとえばXeClエキシマ・レーザ
をレーザ・パワー32W,エネルギー密度1000mJ
/cm2 ,照射時間20nsecの条件で照射し、図
2(b)に示されるように、上記TiON層3aを大粒
径化かつ平坦化してTiON層3とした。
【0024】このようにして形成された下層側Ti層2
とTiON層3からなるバリヤメタル7上では、図2(
c)に示されるように、Al−1%Si材料層6に対す
る濡れ性および反応性が従来と比べて大きく改善された
【0025】なお、本発明は上述の実施例に何ら限定さ
れるものではなく、たとえばレーザ照射はおおよそ80
0mJ/cm2 以上のエネルギー密度が達成できる条
件であれば、上述のXeCl以外の他のエキシマ・レー
ザ光源や、通常の紫外レーザ光源等を使用することがで
きる。
【0026】実施例3 本実施例は、本願の第3の発明を適用し、Ti/TiO
N/Ti系のバリヤメタルを形成する工程において、上
層側Ti層を成膜した後にエキシマ・レーザ照射を行う
ことにより、少なくとも該上層側Ti層の大粒径化なら
びに平滑化を図った例である。このプロセスを、図3(
a)ないし(c)を参照しながら説明する。まず、図3
(a)に示されるように、酸化シリコン等からなる層間
絶縁膜1上に厚さ約300Åの下層側Ti層2、厚さ約
700ÅのTiON層3a、厚さ約300Åの上層側T
i層4aをそれぞれスパッタリングにより順次積層した
。ここで、下層側Ti層2および上層側Ti層4aの成
膜条件は実施例1で述べたものと同様であり、TiON
層3aの成膜条件は実施例2で述べたものと同様である
。この段階では、TiON層3aおよび上層側Ti層4
aの表面モホロジーは粗い。
【0027】次に、たとえばXeClエキシマ・レーザ
をレーザ・パワー32W,エネルギー密度1000mJ
/cm2 ,照射時間20nsecの条件で照射し、図
3(b)に示されるように、上層側Ti層4aをアニー
ル効果により大粒径化かつ平坦化してTi層4とした。 レーザ・パワーがそれほど大きくない場合にはTi層4
aのみを平坦化することが可能であるが、上述のレーザ
照射条件ではその下層側のTiON層3aもアニールさ
れ、大粒径化されると共に平坦化されてTiON層3と
なった。
【0028】このようにして形成された下層側Ti層2
,TiON層3,上層側Ti層4からなるバリヤメタル
5上では、図3(c)に示されるように、Al−1%S
i材料層6に対する濡れ性および反応性が従来と比べて
大きく改善された。
【0029】実施例4 本実施例は、本発明の第4の発明を適用し、Ti/Ti
ON/TiSi2 系のバリヤメタルの形成工程におい
て、ランプ・アニールによるTiSi2 の形成と大粒
径化とを同時に達成した例である。このプロセスを、図
4(a)ないし(c)を参照しながら説明する。まず、
図4(a)に示されるように、酸化シリコン等からなる
層間絶縁膜1上に厚さ約300Åの下層側Ti層2およ
び厚さ約700ÅのTiON層3aを実施例2で述べた
条件にしたがって成膜した。続いて、たとえばCVDに
より厚さ約200Åの多結晶シリコン層8を堆積させ、
熱酸化により該多結晶シリコン層8の表面に厚さ約50
Åの酸化シリコン層9を形成し、さらに上記下層側Ti
層2と同様の成膜条件により上層側Ti層10を成膜し
た。
【0030】次に、2段階のランプ・アニールによるシ
リサイド化を行った。すなわち、まずAr雰囲気中,約
600℃にて1段階目のランプ・アニールを行い、上記
上層側Ti層10の一部と多結晶シリコン層8とを酸化
シリコン層9を介して反応させ、TiSi層(図示せず
。)を形成した。続いて、たとえばアンモニアと過酸化
水素水の混合溶液を用いて上記上層側Ti層10の未反
応部分を選択的にエッチング除去した。さらに、約80
0℃にて2段階目のランプ・アニールを行って上記Ti
Si層と多結晶シリコン層8とをさらに反応させ、図4
(b)に示されるように、大粒径の結晶粒子からなり平
坦な表面を有するTiSi2 層11を形成した。
【0031】ここで、上述のシリサイド化方法は、従来
の一般的なサリサイド(SALICIDE=self 
 aligned  silicide)の形成プロセ
スを改良したものである。すなわち、従来のようにシリ
コン系材料上に直接にTi層を積層して熱処理を施すの
ではなく、まずシリコン系材料層の上に酸化シリコン層
を介してTi層を積層してから不活性ガス雰囲気中で熱
処理を施してシリサイド化を行っている。このプロセス
の詳細については、本願出願人が先にたとえば特開平2
−260630号公報に開示しているとおりであり、シ
リサイド化反応が酸化物層を介して行われることからS
ITOX(=silicidation  throu
gh  oxide)という呼称を提唱している。また
、上述のようにランプ・アニールを2段階に分けて行っ
ているのは、シリサイド化反応の制御性を高めるためで
ある。
【0032】このようにして形成された下層側Ti層2
,TiON層3,TiSi2 層11からなるバリヤメ
タル12上では、図4(c)に示されるように、Al−
1%Si材料層6に対する濡れ性および反応性が従来と
比べて大きく改善された。なお、TiSi2 の電気抵
抗率は約12μΩ・cmであってTiの55μΩ・cm
よりも遙かに低いので、エレクトロマイグレーション耐
性を向上させる観点からも上記TiSi2 層11の形
成は有利である。
【0033】上述のように、4例の実施例において形成
されたバリヤメタル5,7,12上ではいずれもAl−
1%Si材料層6が良好な濡れ性および反応性を示した
が、このことによりコンタクト・ホールの埋め込みを高
い信頼性および再現性をもって行うことが可能となる。 この様子を図5を用いて説明する。図5は、予め不純物
拡散領域14が形成されたシリコン基板13上に、該不
純物拡散領域14に臨んで開口するコンタクト・ホール
15を有する層間絶縁膜1が形成され、さらに基体の全
面を被覆してTi/TiON/Ti系のバリヤメタル5
,またはTi/TiON系のバリヤメタル7,またはT
i/TiON/TiSi2 系のバリヤメタル12が形
成され、さらに基体の全面が厚さ約5000ÅのAl−
1%Si材料層6により被覆された状態を示すものであ
る。
【0034】ここで、上記Al−1%Si材料層6を形
成するための高温バイアス・スパッタリングは、従来公
知の1段階プロセスや2段階プロセスにより行うことが
できる。たとえば上記1段階プロセスは、一例としてA
r流量100SCCM,ガス圧0.47Pa(3.5m
Torr),DCスパッタ・パワー4.5kW,RFバ
イアス・パワー0V,基板温度500℃の条件で実施す
ることができる。また、上記2段階プロセスでは、一例
としてAr流量100SCCM,ガス圧0.47Pa(
3.5mTorr),DCスパッタ・パワー22.5k
W,RFバイアス・パワー0V,基板加熱なしの条件で
1000Å程度の成膜を行った後、DCスパッタ・パワ
ー10.5kW,RFバイアス・パワー300V(13
.56MHz),基板温度500℃の条件で4000Å
程度の成膜を行う。成膜プロセスを2段階に分け、その
最初の段階において基板加熱を行わないのは、成膜の初
期から基板を高温に加熱した場合にしばしば観察される
島状成長を防止するためである。いずれの方法によって
もコンタクト・ホール15はAl−1%Si材料層6に
より均一に埋め込まれ、前述の図8(b)に示したよう
な鬆31は発生しなかった。また、上記Al−1%Si
材料層6は、バリヤメタル5,7,12の表層部の結晶
状態を反映して結晶粒子が大粒径化されており、エレク
トロマイグレーション耐性も向上していた。
【0035】
【発明の効果】以上の説明からも明らかなように、本発
明を適用すれば従来は困難であった高いバリヤ性と優れ
た段差被覆性との両立が可能となる。したがって、Al
系材料による接続孔の埋め込みを高い信頼性および再現
性をもって行うことができ、基体の平坦化が可能となる
。また、バリヤメタルの表層部が大粒径化されているこ
とにより、その上に成長されるAl系材料層の結晶粒径
も増大するので、エレクトロマイグレーション耐性も向
上する。したがって、本発明は微細なデザイン・ルール
にもとづき高集積度および高性能を要求される半導体装
置の製造に極めて好適である。
【図面の簡単な説明】
【図1】  本願の第2の発明の一適用例をその工程順
にしたがって示す模式的断面図であり、(a)は層間絶
縁膜上に下層側Ti層が形成された状態、(b)はバイ
アス・スパッタリングによりTiON層が形成された状
態、(c)は上層側Ti層が形成された状態、(d)は
バリヤメタル上でAl−1%Si材料層が良好に流動す
る状態をそれぞれ示す。
【図2】  本願の第3の発明の一適用例をその工程順
にしたがって示す模式的断面図であり、(a)は層間絶
縁膜上にTi層およびTiON層が順次形成された状態
、(b)はレーザ照射によりTiON層が大粒径化およ
び平坦化された状態、(c)はバリヤメタル上でAl−
1%Si材料層が良好に流動する状態をそれぞれ示す。
【図3】  本願の第3の発明の他の適用例をその工程
順にしたがって示す模式的断面図であり、(a)は層間
絶縁膜上に下層側Ti層,TiON層,上層側Ti層が
順次形成された状態、(b)はレーザ照射により少なく
ともTi層が大粒径化および平坦化された状態、(c)
はバリヤメタル上でAl−1%Si材料層が良好に流動
する状態をそれぞれ示す。
【図4】  本願の第4の発明の一適用例をその工程順
にしたがって示す模式的断面図であり、(a)は層間絶
縁膜上に下層側Ti層,TiON層,多結晶シリコン層
,酸化シリコン層,上層側Ti層が順次形成された状態
、(b)はランプ・アニールによりTiSi2 層が形
成された状態、(c)はバリヤメタル上でAl−1%S
i材料層が良好に流動する状態をそれぞれ示す。
【図5】  本発明の配線形成方法によりバリヤメタル
を有するコンタクト・ホール内にAl−1%Si材料層
が良好に埋め込まれた状態を示す概略断面図である。
【図6】  従来の配線形成方法において、TiON層
上でAl系材料が良好に流動しない状態を示す模式的断
面図である。
【図7】  従来の配線形成方法において、上層側Ti
層上でAl系材料が良好に流動しない状態を示す模式的
断面図である。
【図8】  従来の配線形成方法における問題点を説明
するための模式的断面図であり、(a)はコンタクト・
ホールの埋め込みの初期状態、(b)はコンタクト・ホ
ールが良好に埋め込まれずに鬆が発生した状態をそれぞ
れ示す。
【符号の説明】
1          ・・・層間絶縁膜2     
     ・・・下層側Ti層3          
・・・TiON層3a        ・・・(表面モ
ホロジーの粗い)TiON層 4,10    ・・・上層側Ti層 4a        ・・・(表面モホロジーの粗い)
上層側Ti層 5,7,12・・・バリヤメタル

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】  基板上の絶縁膜に開口された接続孔の
    少なくとも底部および側壁部をチタン系材料層を含むバ
    リヤメタルで被覆した後、少なくとも前記接続孔を充填
    するごとくアルミニウム系材料層を形成する配線形成方
    法において、前記バリヤメタルの形成工程の一部で該バ
    リヤメタルの表層部の結晶粒径を増大させる操作を行う
    ことを特徴とする配線形成方法。
  2. 【請求項2】  前記操作がバイアス・スパッタリング
    であることを特徴とする請求項1記載の配線形成方法。
  3. 【請求項3】  前記操作がレーザ照射であることを特
    徴とする請求項1記載の配線形成方法。
  4. 【請求項4】  前記操作がランプ・アニールであるこ
    とを特徴とする請求項1記載の配線形成方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5685960A (en) * 1995-11-27 1997-11-11 Applied Materials, Inc. Method for forming aluminum contacts
US5985754A (en) * 1996-02-15 1999-11-16 Nec Corporation Method of forming a void-free contact plug
KR100401498B1 (ko) * 2001-01-11 2003-10-17 주식회사 하이닉스반도체 반도체장치의 배리어층 형성방법
KR100477834B1 (ko) * 1997-12-27 2005-07-04 주식회사 하이닉스반도체 티타늄실리사이드막형성방법
JP2007175862A (ja) * 2005-11-30 2007-07-12 Semiconductor Energy Lab Co Ltd 微小構造体及びその作製方法並びに微小電気機械式装置
CN110118806A (zh) * 2019-05-29 2019-08-13 兰州大学 陶瓷管型气体传感器及其制备方法

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100214036B1 (ko) * 1991-02-19 1999-08-02 이데이 노부유끼 알루미늄계 배선형성방법
US6197686B1 (en) * 1992-03-03 2001-03-06 Sony Corporation Aluminum metallization by a barrier metal process
KR950009934B1 (ko) * 1992-09-07 1995-09-01 삼성전자주식회사 반도체 장치의 배선층 형성방법
JP3216345B2 (ja) * 1993-04-06 2001-10-09 ソニー株式会社 半導体装置及びその作製方法
US5705429A (en) * 1993-10-04 1998-01-06 Yamaha Corporation Method of manufacturing aluminum wiring at a substrate temperature from 100 to 150 degrees celsius
JPH07130852A (ja) * 1993-11-02 1995-05-19 Sony Corp 金属配線材料の形成方法
KR0144956B1 (ko) * 1994-06-10 1998-08-17 김광호 반도체 장치의 배선 구조 및 그 형성방법
JP3500707B2 (ja) * 1994-06-28 2004-02-23 ソニー株式会社 接続構造の形成方法、及び接続構造の設計方法
US5482897A (en) * 1994-07-19 1996-01-09 Lsi Logic Corporation Integrated circuit with on-chip ground plane
JP2778494B2 (ja) * 1994-12-26 1998-07-23 日本電気株式会社 電極薄膜およびその電極薄膜を用いた磁気抵抗効果型ヘッド
JPH08222564A (ja) * 1995-02-15 1996-08-30 Yamaha Corp 半導体装置の製造方法および半導体製造装置
US5738917A (en) * 1995-02-24 1998-04-14 Advanced Micro Devices, Inc. Process for in-situ deposition of a Ti/TiN/Ti aluminum underlayer
EP0732731A3 (en) * 1995-03-13 1997-10-08 Applied Materials Inc Treatment of a titanium nitride layer to improve resistance to higher temperatures
US5494860A (en) * 1995-03-14 1996-02-27 International Business Machines Corporation Two step annealing process for decreasing contact resistance
DE69625265T2 (de) * 1995-03-28 2003-09-04 Texas Instruments Inc., Dallas Halbleiterstrukturen
KR0179827B1 (ko) * 1995-05-27 1999-04-15 문정환 반도체 소자의 배선 형성방법
US5858184A (en) * 1995-06-07 1999-01-12 Applied Materials, Inc. Process for forming improved titanium-containing barrier layers
US5604155A (en) * 1995-07-17 1997-02-18 Winbond Electronics Corp. Al-based contact formation process using Ti glue layer to prevent nodule-induced bridging
US5962923A (en) * 1995-08-07 1999-10-05 Applied Materials, Inc. Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches
JP2950218B2 (ja) * 1995-09-18 1999-09-20 ヤマハ株式会社 半導体装置の製造方法
US5918149A (en) * 1996-02-16 1999-06-29 Advanced Micro Devices, Inc. Deposition of a conductor in a via hole or trench
US5895266A (en) 1996-02-26 1999-04-20 Applied Materials, Inc. Titanium nitride barrier layers
US5728625A (en) * 1996-04-04 1998-03-17 Lucent Technologies Inc. Process for device fabrication in which a thin layer of cobalt silicide is formed
US5741741A (en) * 1996-05-23 1998-04-21 Vanguard International Semiconductor Corporation Method for making planar metal interconnections and metal plugs on semiconductor substrates
KR100225946B1 (ko) * 1996-06-27 1999-10-15 김영환 반도체 소자의 금속 배선 형성방법
US5883002A (en) * 1996-08-29 1999-03-16 Winbond Electronics Corp. Method of forming contact profile by improving TEOS/BPSG selectivity for manufacturing a semiconductor device
GB2319532B (en) 1996-11-22 2001-01-31 Trikon Equip Ltd Method and apparatus for treating a semiconductor wafer
GB2319533B (en) 1996-11-22 2001-06-06 Trikon Equip Ltd Methods of forming a barrier layer
US6107195A (en) * 1997-06-18 2000-08-22 Tokyo Electron Limited Method for depositing a low-resistivity titanium-oxynitride (TiON) film that provides for good texture of a subsequently deposited conductor layer
US6211075B1 (en) 1999-02-05 2001-04-03 Taiwan Semiconductor Manufacturing Company Method of improving metal stack reliability
US6380628B2 (en) * 1999-08-18 2002-04-30 International Business Machines Corporation Microstructure liner having improved adhesion
US6274465B1 (en) * 2000-03-30 2001-08-14 International Business Machines Corporataion DC electric field assisted anneal
SG100658A1 (en) 2000-03-30 2003-12-26 Ibm Dc or ac electric field business anneal
KR100439475B1 (ko) * 2001-09-28 2004-07-09 삼성전자주식회사 금속층 적층방법 및 장치
DE10217876A1 (de) * 2002-04-22 2003-11-06 Infineon Technologies Ag Verfahren zur Herstellung dünner metallhaltiger Schichten mit geringem elektrischen Widerstand
US7339274B2 (en) * 2004-08-17 2008-03-04 Agere Systems Inc. Metallization performance in electronic devices
US7375031B2 (en) * 2005-04-29 2008-05-20 Advanced Micro Devices, Inc. Technique for forming interconnect structures with reduced electro and stress migration and/or resistivity
DE102005020061B4 (de) * 2005-03-31 2016-12-01 Globalfoundries Inc. Technik zur Herstellung von Verbindungsstrukturen mit reduzierter Elektro- und Stressmigration und/oder geringerem Widerstand
US7312162B2 (en) * 2005-05-17 2007-12-25 Applied Materials, Inc. Low temperature plasma deposition process for carbon layer deposition
US20060260545A1 (en) * 2005-05-17 2006-11-23 Kartik Ramaswamy Low temperature absorption layer deposition and high speed optical annealing system
US7422775B2 (en) * 2005-05-17 2008-09-09 Applied Materials, Inc. Process for low temperature plasma deposition of an optical absorption layer and high speed optical annealing
US7335611B2 (en) * 2005-08-08 2008-02-26 Applied Materials, Inc. Copper conductor annealing process employing high speed optical annealing with a low temperature-deposited optical absorber layer
US7429532B2 (en) * 2005-08-08 2008-09-30 Applied Materials, Inc. Semiconductor substrate process using an optically writable carbon-containing mask
US7312148B2 (en) * 2005-08-08 2007-12-25 Applied Materials, Inc. Copper barrier reflow process employing high speed optical annealing
US7323401B2 (en) * 2005-08-08 2008-01-29 Applied Materials, Inc. Semiconductor substrate process using a low temperature deposited carbon-containing hard mask
US7732241B2 (en) * 2005-11-30 2010-06-08 Semiconductor Energy Labortory Co., Ltd. Microstructure and manufacturing method thereof and microelectromechanical system
US9224675B1 (en) 2014-07-31 2015-12-29 International Business Machines Corporation Automatic capacitance tuning for robust middle of the line contact and silicide applications

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62113421A (ja) * 1985-11-13 1987-05-25 Toshiba Corp 半導体装置の製造方法
US4782380A (en) * 1987-01-22 1988-11-01 Advanced Micro Devices, Inc. Multilayer interconnection for integrated circuit structure having two or more conductive metal layers
US4784973A (en) * 1987-08-24 1988-11-15 Inmos Corporation Semiconductor contact silicide/nitride process with control for silicide thickness
US5162262A (en) * 1989-03-14 1992-11-10 Mitsubishi Denki Kabushiki Kaisha Multi-layered interconnection structure for a semiconductor device and manufactured method thereof
JP3011941B2 (ja) * 1989-03-31 2000-02-21 ソニー株式会社 半導体装置の製造方法
JPH03185722A (ja) * 1989-12-14 1991-08-13 Fujitsu Ltd 半導体装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5685960A (en) * 1995-11-27 1997-11-11 Applied Materials, Inc. Method for forming aluminum contacts
US5851364A (en) * 1995-11-27 1998-12-22 Applied Materials, Inc. Method for forming aluminum contacts
US5985754A (en) * 1996-02-15 1999-11-16 Nec Corporation Method of forming a void-free contact plug
KR100477834B1 (ko) * 1997-12-27 2005-07-04 주식회사 하이닉스반도체 티타늄실리사이드막형성방법
KR100401498B1 (ko) * 2001-01-11 2003-10-17 주식회사 하이닉스반도체 반도체장치의 배리어층 형성방법
JP2007175862A (ja) * 2005-11-30 2007-07-12 Semiconductor Energy Lab Co Ltd 微小構造体及びその作製方法並びに微小電気機械式装置
CN110118806A (zh) * 2019-05-29 2019-08-13 兰州大学 陶瓷管型气体传感器及其制备方法

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