JPH04280439A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH04280439A
JPH04280439A JP3042123A JP4212391A JPH04280439A JP H04280439 A JPH04280439 A JP H04280439A JP 3042123 A JP3042123 A JP 3042123A JP 4212391 A JP4212391 A JP 4212391A JP H04280439 A JPH04280439 A JP H04280439A
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JP
Japan
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die stage
chip
integrated circuit
lead frame
circuit chip
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JP3042123A
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English (en)
Inventor
Chitoshi Ando
安藤　千利
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Kyushu Fujitsu Electronics Ltd
Fujitsu Ltd
Original Assignee
Kyushu Fujitsu Electronics Ltd
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はリードフレームを用いて
外部接続端子が形成される半導体装置に係り，　とくに
，　リードフレームにおけるダイステージに対する集積
回路チップの接着に関する。
【０００２】
【従来の技術】リードフレームは，　ダイステージと，
　その周囲に延在する先端を有する複数のリードとから
成る。該ダイステージ上に集積回路チップが載置され，
　導電性接着により固定される。また，　集積回路チッ
プに設けられているパッドと該リードの先端との間にワ
イヤボンディングが施される。なお，　前記ダイステー
ジとリードは，　通常，　一枚の金属板を打ち抜いて形
成される。
【０００３】
【発明が解決しようとする課題】一つのチップ上に形成
される集積回路が大規模化するにともなって，　チップ
の寸法が大きくなる傾向にある。その結果，　ダイステ
ージとこれに接着された集積回路チップとの熱膨張差が
大きくなり，　リフロー半田付け等の熱処理サイクルを
ともなう工程において，　チップにクラックが発生しや
すくなる。
【０００４】上記のような原因によるクラックを低減す
るために，　ダイステージの中央部にスリットを設けた
り，あるいは，多数の窪み（ディンプル）を設けたりす
る方法が考案されている。前者は，　クラックの発生防
止に対しては有効であるが，　ダイステージに接着剤を
塗布する工程において，　スリットから接着剤が流出し
て塗布装置を汚染する問題がある。また，　後者は，　
ディンプル部分で接着剤の層厚を大きくすることによる
熱応力の緩和が期待されるが，　充分な効果が得られな
い。
【０００５】
【課題を解決するための手段】上記問題は，　リードフ
レームのダイステージに接着層によって固定された集積
回路チップと，　該チップと該ダイステージの各々の周
辺部の間に設けられ且つ該チップとダイステージとの該
接着層の厚さを実質的に均一に増大させるための介在手
段とを有することを特徴とする本発明に係る半導体装置
，　または，　集積回路チップを載置するためのダイス
テージが設けられた第１のリードフレームを形成し，　
該第１のリードフレームと重畳されたときに該ダイステ
ージの周縁部に延在する先端を有するリードが形成され
た第２のリードフレームを形成し，　該第１および第２
のリードフレームを重ね合わせたのち，　該ダイステー
ジ上に接着剤を塗布したのち，　該ダイステージ上に該
集積回路チップを該接着剤により固定する諸工程を含む
ことを特徴とする本発明に係る半導体装置の製造方法，
　または，　集積回路チップを載置するためのダイステ
ージの四隅に凹部が設けられており且つ該凹部に嵌合す
るように先端が延在せしめられたリードを有するリード
フレームを形成し，　該ダイステージにおける該チップ
が載置される表面側に該先端が浮上するように該リード
を成形する諸工程を含むことを特徴とする本発明に係る
半導体装置の製造方法によって解決される。
【０００６】
【作用】ダイステージと集積回路チップとの間全体にお
ける接着剤の層厚を大きくして熱応力緩和効果を高める
。この接着剤層厚を増大させるために，　該ダイステー
ジの周縁部を該チップを固定する側に折り曲げて成るス
ペーサ，　または，　該ダイステージとは異なる部材か
ら成るスペーサを設ける。後者のスペーサとして，　ダ
イステージを構成するリードフレームとは別に，　スペ
ーサを構成するリードを設けられたリードフレームを作
製し，　これらを重ね合わせたのち，　ダイステージに
チップを接着するか，　あるいは，同一の金属板からダ
イステージとリードを打ち抜く際に，　ダイステージの
四隅に凹部を設け，　複数の該リードの一部を該凹部に
嵌合するように延在させ，　この延在部分をダイステー
ジより浮上するように成形し，　ダイステージに接着さ
れるチップが該延在部分により持ち上げられるようにす
る。
【０００７】
【実施例】図１は本発明の第１の実施例説明図であって
，リードフレームのダイステージ１の周縁部が集積回路
チップ２を搭載する面側に折り曲げられている。これに
よって，集積回路チップ２をダイステージ１に固定する
ための接着剤層３の厚さが従来よりも増大し，熱応力緩
和効果が向上する。このようにしてダイステージ１に固
定された集積回路チップ２とリード４との間を接続する
ワイヤ５をボンディングする。
【０００８】図２は本発明の第２の実施例説明図であっ
て，ダイステージ１と集積回路チップ２との間に，リー
ドフレームとは別に加工された金属板から成るスペーサ
６を挿入し，これにより，ダイステージ１と集積回路チ
ップ２間の接着剤層３の厚さを増大させる。スペーサ６
は，例えば，外周がダイステージ１と同一の形状を有す
る環状の部材である。図において符号４はリードフレー
ムのリード，５はワイヤである。
【０００９】図３は本発明の第３の実施例説明図であっ
て，　ダイステージ１と集積回路チップ２間のスペーサ
として，リードフレームが有する複数のリードの一部を
利用する方法の一つである。すなわち，集積回路チップ
２を搭載するダイステージ１をリードフレーム１０に形
成し，　スペーサとなるリード４１をリードフレーム２
０に形成する。そして，　これらリードフレーム１０と
２０をあらかじめ接合しておくか，　あるいは，同図（
ａ）　の断面図に示すように，　ダイステージ１上に集
積回路チップ２を搭載する工程において，　リードフレ
ーム１０とリードフレーム２０とを重ね合わせ，この状
態でダイステージ１と集積回路チップ２とを接着する。 なお，　集積回路チップ２とワイヤボンディングされる
その他のリード４は，　同図（ｂ）　の平面図に示すよ
うに，　リード４１と同一のリードフレーム２０に形成
してもよいし，　あるいは，ダイステージ１と同一のリ
ードフレーム１０に形成してもよい。また，　複数のリ
ードのうちのスペーサとなるリード４１の選択は図３に
限定されず，　任意である。
【００１０】図４は本発明の第４の実施例説明図であっ
て，　ダイステージ１と集積回路チップ２間のスペーサ
として，リードフレームが有する複数のリードの一部を
利用する方法の一つであるが，　前記第３の実施例と異
なって，　このリードを，　ダイステージ１と同一のリ
ードフレームに形成する。すなわち，同図（ｂ）　の平
面図に示すように，　ダイステージ１の，　例えば四隅
には，　凹部が設けられており，　この凹部に嵌合する
ように延在するリード４２が形成されている。リード４
２は，　少なくともその先端が，　同図（ａ）　の断面
図に示すように，　ダイステージ１の表面から集積回路
チップ２側に浮上するように折り曲げられている。集積
回路チップ２は，リード４２によりダイステージ１から
持ち上げられ，　これにより，　ダイステージ１と集積
回路チップ２間の接着剤層（図示省略）の厚さが増大さ
れる。なお，　ダイステージ１に設けられる凹部の位置
と，　これに嵌合するように延在するリードの選択は図
４に限定されるものではなく，　任意である。
【００１１】
【発明の効果】本発明によれば，　リードフレームを用
いて製造される半導体装置を構成する集積回路チップが
，　その熱サイクル試験等においてクラックを生じる問
題が回避可能となり，　この種半導体装置の製造歩留ま
りおよび信頼性の向上に対して効果がある。
【図面の簡単な説明】
【図１】　　本発明の第１の実施例説明図
【図２】　　
本発明の第２の実施例説明図
【図３】　　本発明の第３
の実施例説明図
【図４】　　本発明の第４の実施例説明
図
【符号の説明】
１　　ダイステージ　　　　　　　　　　　　　　　　
５　　ワイヤ２　　集積回路チップ　　　　　　　　　
　　　　　６　　スペーサ３　　接着剤層　　　　　　
　　　　　　　　　　　　　　１０，　２０　　リード
フレーム ４，　４１，　４２　　リード

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】　　リードフレームのダイステージに接着
    層によって固定された集積回路チップと，該チップと該
    ダイステージの各々の周辺部の間に設けられ且つ該チッ
    プとダイステージとの該接着層の厚さを実質的に均一に
    増大させるための介在手段とを有することを特徴とする
    半導体装置。
  2. 【請求項２】　　該ダイステージの周縁部を該チップを
    固定する側に折り曲げて成る前記介入手段を有すること
    を特徴とする請求項１記載の半導体装置。
  3. 【請求項３】　　該チップとダイステージとの間に該ダ
    イステージとは異なる部材から成る前記介入手段が設け
    られていることを特徴とする請求項１記載の半導体装置
    。
  4. 【請求項４】　　集積回路チップを載置するためのダイ
    ステージが設けられた第１のリードフレームを形成する
    工程と，該第１のリードフレームと重畳されたときに該
    ダイステージの周縁部に延在する先端を有するリードが
    形成された第２のリードフレームを形成する工程と，該
    第１および第２のリードフレームを重ね合わせたのち，
    　該ダイステージ上に接着剤を塗布したのち，　該ダイ
    ステージ上に該集積回路チップを該接着剤により固定す
    る工程とを含むことを特徴とする半導体装置の製造方法
    。
  5. 【請求項５】　　集積回路チップを載置するためのダイ
    ステージの四隅に凹部が設けられており且つ該凹部に嵌
    合するように先端が延在せしめられたリードフレームを
    形成する工程と，該ダイステージにおける該チップが載
    置される表面側に該先端が浮上するように該リードを成
    形する工程とを含むことを特徴とする半導体装置の製造
    方法。
JP3042123A 1991-03-08 1991-03-08 半導体装置およびその製造方法 Withdrawn JPH04280439A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0628997A3 (en) * 1993-06-10 1995-09-06 Texas Instruments Inc Semiconductor device with a narrow carrier and manufacturing method.
EP1134806A3 (en) * 2000-03-16 2003-11-12 Microchip Technology Inc. Stress reducing lead-frame for plastic encapsulation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0628997A3 (en) * 1993-06-10 1995-09-06 Texas Instruments Inc Semiconductor device with a narrow carrier and manufacturing method.
EP1134806A3 (en) * 2000-03-16 2003-11-12 Microchip Technology Inc. Stress reducing lead-frame for plastic encapsulation

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