JPH04280456A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04280456A JPH04280456A JP4212791A JP4212791A JPH04280456A JP H04280456 A JPH04280456 A JP H04280456A JP 4212791 A JP4212791 A JP 4212791A JP 4212791 A JP4212791 A JP 4212791A JP H04280456 A JPH04280456 A JP H04280456A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置，特にＳＯＩ
素子基板において表面の配線とシリコン支持基板とを接
続するビアホールの構造とその製造方法に関する。
素子基板において表面の配線とシリコン支持基板とを接
続するビアホールの構造とその製造方法に関する。
【０００２】シリコン支持基板上に絶縁膜を挟んでシリ
コンの素子形成層を設けたＳＯＩ素子基板は，絶縁分離
が完全なことから高速，高集積化に適した集積回路用基
板として期待されている。
コンの素子形成層を設けたＳＯＩ素子基板は，絶縁分離
が完全なことから高速，高集積化に適した集積回路用基
板として期待されている。
【０００３】しかし，完全な絶縁分離がなされるＳＯＩ
素子基板では，素子が形成される素子形成層と支持基板
との間の電位を制御するために，素子形成層上に設けら
れた配線と支持基板との間に電気的導通をとる必要があ
る。
素子基板では，素子が形成される素子形成層と支持基板
との間の電位を制御するために，素子形成層上に設けら
れた配線と支持基板との間に電気的導通をとる必要があ
る。
【０００４】そこで，素子形成層上の配線とＳＯＩ素子
基板とを短絡するために，電気抵抗が低く，小面積で形
成できるビアホールが必要とされている。
基板とを短絡するために，電気抵抗が低く，小面積で形
成できるビアホールが必要とされている。
【０００５】
【従来の技術】従来のビアホールの構造とその製造方法
を図３を参照して説明する。図３は，従来の実施例断面
図であり，ＳＯＩ素子基板上に形成されたトランジスタ
とビアホール及び配線を表している。
を図３を参照して説明する。図３は，従来の実施例断面
図であり，ＳＯＩ素子基板上に形成されたトランジスタ
とビアホール及び配線を表している。
【０００６】従来のビアホール３４は，図３を参照して
，不純物をドープしたポリシリコン３５を導電体材料と
していた。かかるポリシリコン３５を用いることにより
，従来のビアホール３４は必然的に以下のような構造が
採られる。
，不純物をドープしたポリシリコン３５を導電体材料と
していた。かかるポリシリコン３５を用いることにより
，従来のビアホール３４は必然的に以下のような構造が
採られる。
【０００７】即ち，ポリシリコン３５は比抵抗が高いた
めに，配線抵抗を下げるにはビアホール３４の径を大き
くしなければならない。また，ポリシリコン３５と支持
基板１とのオーミック接触は接触抵抗が高いことから，
ビアホール３４よりも大きな面積のオーミック接触面３
６が必要となる。このため，ビアホール３４を形成する
ポリシリコン３５と支持基板１とのオーミック接触面３
６は，埋込み絶縁層２をオーバエッチングして接触面積
を広げた形状にする必要がある。従って，ビアホールを
設置するために，実質的に大きな面積を要する。
めに，配線抵抗を下げるにはビアホール３４の径を大き
くしなければならない。また，ポリシリコン３５と支持
基板１とのオーミック接触は接触抵抗が高いことから，
ビアホール３４よりも大きな面積のオーミック接触面３
６が必要となる。このため，ビアホール３４を形成する
ポリシリコン３５と支持基板１とのオーミック接触面３
６は，埋込み絶縁層２をオーバエッチングして接触面積
を広げた形状にする必要がある。従って，ビアホールを
設置するために，実質的に大きな面積を要する。
【０００８】さらに，ポリシリコン３５と素子形成層３
とは直接接触しており電気的に短絡するから，ビアホー
ル３４が形成される領域３８を酸化膜を充填したトレン
チ絶縁部３１及びフィールド酸化部３２により絶縁分離
する構造としなければならない。この絶縁分離された領
域をビアホールのために特別に設ける必要から，ビアホ
ール形成に必要とされる面積が著しく増加することにな
る。
とは直接接触しており電気的に短絡するから，ビアホー
ル３４が形成される領域３８を酸化膜を充填したトレン
チ絶縁部３１及びフィールド酸化部３２により絶縁分離
する構造としなければならない。この絶縁分離された領
域をビアホールのために特別に設ける必要から，ビアホ
ール形成に必要とされる面積が著しく増加することにな
る。
【０００９】従来，かかる構造のビアホールの形成には
，次のような製造工程が用いられていた。先ず，トラン
ジスタ領域３９，４０の形成と同時に，ビアホール領域
３８をトレンチ絶縁部３１及びフィールド酸化部３２と
を設けることにより形成する。
，次のような製造工程が用いられていた。先ず，トラン
ジスタ領域３９，４０の形成と同時に，ビアホール領域
３８をトレンチ絶縁部３１及びフィールド酸化部３２と
を設けることにより形成する。
【００１０】次いで，ビアホール３４となるべき穴をフ
ォトエッチングにより素子形成層３に穿つ。次いで，等
方性のエッチングを用いて，埋込み絶縁層２をオーバエ
ッチングする。
ォトエッチングにより素子形成層３に穿つ。次いで，等
方性のエッチングを用いて，埋込み絶縁層２をオーバエ
ッチングする。
【００１１】次いで，ボリシリコンの堆積と不純物イオ
ンの注入を交互に繰り返し，不純物ドープポリシリコン
３５を上記穴に充填する。次いで，素子形成層３上に堆
積したポリシリコンを除去する。
ンの注入を交互に繰り返し，不純物ドープポリシリコン
３５を上記穴に充填する。次いで，素子形成層３上に堆
積したポリシリコンを除去する。
【００１２】次いで，酸化膜３３を堆積し，ドープポリ
シリコン３５上に酸化膜３３の開口を設けた後，配線１
１を設ける。最後に，保護膜としてＰＳＧ（燐化ガラス
）層６を設ける。
シリコン３５上に酸化膜３３の開口を設けた後，配線１
１を設ける。最後に，保護膜としてＰＳＧ（燐化ガラス
）層６を設ける。
【００１３】かかる工程においては，埋込み絶縁層２を
オーバエッチングすることから素子形成層３の破損を誘
発し易く，また埋込み絶縁層２をオーバエッチングした
部分にポリシリコンを埋め込むときに巣が発生して抵抗
が大きくなりやすい。
オーバエッチングすることから素子形成層３の破損を誘
発し易く，また埋込み絶縁層２をオーバエッチングした
部分にポリシリコンを埋め込むときに巣が発生して抵抗
が大きくなりやすい。
【００１４】さらに，交互に繰り返すポリシリコンの堆
積とイオン注入の工程，及び素子形成層３上に堆積した
ポリシリコンの除去に多くの時間を必要とする。
積とイオン注入の工程，及び素子形成層３上に堆積した
ポリシリコンの除去に多くの時間を必要とする。
【００１５】
【発明が解決しようとする課題】従来のビアホールは，
比抵抗が高いポリシリコンを用いており，また絶縁分離
された領域を必要とすることから，ビアホールを形成す
るには大きな面積が必要となる。このため，半導体集積
回路の高集積化が図れず，またビアホールをトランジス
タ等の回路素子に接近させて設けることができず，この
ため高速化が図れないという問題があった。
比抵抗が高いポリシリコンを用いており，また絶縁分離
された領域を必要とすることから，ビアホールを形成す
るには大きな面積が必要となる。このため，半導体集積
回路の高集積化が図れず，またビアホールをトランジス
タ等の回路素子に接近させて設けることができず，この
ため高速化が図れないという問題があった。
【００１６】さらに，ビアホールの形成には，オーバエ
ッチングを必要とすることから破損，欠陥を生じやすく
，またポリシリコンの堆積，形成に多大の時間を要する
という問題があった。
ッチングを必要とすることから破損，欠陥を生じやすく
，またポリシリコンの堆積，形成に多大の時間を要する
という問題があった。
【００１７】本発明は，配線抵抗が低く且つ設置面積の
小さいビアホールを容易に形成することができる半導体
装置とその製造方法を提供することを目的とする。
小さいビアホールを容易に形成することができる半導体
装置とその製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】図１は本発明の実施例工
程図であり，ビアホール形成工程を断面図で表している
。なお，図１（ｆ）は完成したビアホールを表している
。
程図であり，ビアホール形成工程を断面図で表している
。なお，図１（ｆ）は完成したビアホールを表している
。
【００１９】上記目的を達成するための本発明の構成は
，図１を参照して，第一の構成は，シリコンからなる支
持基板１上に埋込み絶縁層２を挟んでシリコンからなる
素子形成層３が設けられているＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎ Ｉｎｓｕｌａｔｏｒ）素子基板において，該素
子形成層３及び該埋込み絶縁層２を貫通する内側面が酸
化膜８Ａで覆われた貫通孔１３と，該貫通孔１３を埋め
て選択的に堆積された導電体１０とを有し，該導電体１
０は該素子形成層３上に設けられた配線１１と該支持基
板１とに電気的に接続されていることを特徴として構成
され，及び，第二の構成は，上記導電体１０は，タング
ステン，銅，チタニュウム及びアルミニュウムの何れか
の金属からなることを特徴として構成され，及び，第三
の構成は，異方性ＲＩＥ（反応性イオンエッチング）に
より上記素子形成層３及び上記埋込み絶縁層２を貫通し
て上記支持基板１に達する穴１２を穿つ工程と，該穴１
２の内側面及び該支持基板１と接する該穴１２の底面に
酸化膜８Ａ，８Ｂを形成する工程と，異方性ＲＩＥによ
り該穴１２の底面の酸化膜８Ｂを除去して上記貫通孔１
３を形成する工程と，ＣＶＤ（化学的気相成長法）によ
り上記導電体１０を該貫通孔１３の底面から選択成長さ
せて該貫通孔１３を埋め込む工程と，上記配線１１を該
導電体１０と接して該素子形成層３上に設ける工程とを
有することを特徴として構成される。
，図１を参照して，第一の構成は，シリコンからなる支
持基板１上に埋込み絶縁層２を挟んでシリコンからなる
素子形成層３が設けられているＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎ Ｉｎｓｕｌａｔｏｒ）素子基板において，該素
子形成層３及び該埋込み絶縁層２を貫通する内側面が酸
化膜８Ａで覆われた貫通孔１３と，該貫通孔１３を埋め
て選択的に堆積された導電体１０とを有し，該導電体１
０は該素子形成層３上に設けられた配線１１と該支持基
板１とに電気的に接続されていることを特徴として構成
され，及び，第二の構成は，上記導電体１０は，タング
ステン，銅，チタニュウム及びアルミニュウムの何れか
の金属からなることを特徴として構成され，及び，第三
の構成は，異方性ＲＩＥ（反応性イオンエッチング）に
より上記素子形成層３及び上記埋込み絶縁層２を貫通し
て上記支持基板１に達する穴１２を穿つ工程と，該穴１
２の内側面及び該支持基板１と接する該穴１２の底面に
酸化膜８Ａ，８Ｂを形成する工程と，異方性ＲＩＥによ
り該穴１２の底面の酸化膜８Ｂを除去して上記貫通孔１
３を形成する工程と，ＣＶＤ（化学的気相成長法）によ
り上記導電体１０を該貫通孔１３の底面から選択成長さ
せて該貫通孔１３を埋め込む工程と，上記配線１１を該
導電体１０と接して該素子形成層３上に設ける工程とを
有することを特徴として構成される。
【００２０】
【作用】本発明の構成の作用を図１を参照して説明する
。本発明の第一及び第二の構成に係るビアホールは，比
抵抗の小さい金属，例えば第二の構成ではＣｕ，Ａｌ，
Ｔｉ，Ｗを導電体１０材料として構成される。
。本発明の第一及び第二の構成に係るビアホールは，比
抵抗の小さい金属，例えば第二の構成ではＣｕ，Ａｌ，
Ｔｉ，Ｗを導電体１０材料として構成される。
【００２１】このため，小さな横断面のビアホールでも
，配線抵抗は十分低くできる。また，導電体１０を構成
する上記金属とシリコン支持基板１との接触抵抗は，支
持基板１表面近傍での不純物の高濃度領域９の形成によ
り，従来のポリシリコンと支持基板とのオーミック接合
と比較して著しく低くすることができる。
，配線抵抗は十分低くできる。また，導電体１０を構成
する上記金属とシリコン支持基板１との接触抵抗は，支
持基板１表面近傍での不純物の高濃度領域９の形成によ
り，従来のポリシリコンと支持基板とのオーミック接合
と比較して著しく低くすることができる。
【００２２】このため，接触面積が小さくても接触抵抗
は十分低くなるから，従来の如く接触面積を大きくする
ために埋込み絶縁層をオーバエッチングしてビアホール
の底面を広げる必要はないのである。
は十分低くなるから，従来の如く接触面積を大きくする
ために埋込み絶縁層をオーバエッチングしてビアホール
の底面を広げる必要はないのである。
【００２３】従って，基板１との接触部を含めてビアホ
ール１４の横断面積を小さくできるのである。さらに本
発明に係るビアホール１４は，貫通孔１３の内側面が酸
化膜８Ａで覆われシリコン素子形成層３と絶縁されてい
る。
ール１４の横断面積を小さくできるのである。さらに本
発明に係るビアホール１４は，貫通孔１３の内側面が酸
化膜８Ａで覆われシリコン素子形成層３と絶縁されてい
る。
【００２４】このため，ビアホール１４を形成するため
に，絶縁分離された領域を特別に設ける必要がない。従
って，ビアホール１４の形成に必要な面積は，絶縁分離
領域が不要な分だけ従来のビアホールよりも小さくでき
るのである。
に，絶縁分離された領域を特別に設ける必要がない。従
って，ビアホール１４の形成に必要な面積は，絶縁分離
領域が不要な分だけ従来のビアホールよりも小さくでき
るのである。
【００２５】次に本発明の第三の構成によれば，オーバ
エッチングの必要がないことから，ビアホール１４を形
成する穴１２の形成には，異方性が強いＲＩＥを使用す
ることができる。
エッチングの必要がないことから，ビアホール１４を形
成する穴１２の形成には，異方性が強いＲＩＥを使用す
ることができる。
【００２６】このため，オーバエッチングによる素子形
成層の破損を生ぜず，またビアホール１４を精密に形成
することができる。また，本発明では，ＣＶＤにより導
電体１０を堆積するに先立ち，貫通孔１３の底面以外の
表面を酸化膜４，８Ａにて覆うという構成が採られてい
る。
成層の破損を生ぜず，またビアホール１４を精密に形成
することができる。また，本発明では，ＣＶＤにより導
電体１０を堆積するに先立ち，貫通孔１３の底面以外の
表面を酸化膜４，８Ａにて覆うという構成が採られてい
る。
【００２７】このため，酸化膜上に成長しない導電体１
０は，貫通孔１３の底面からのみ選択的に成長し，ビア
ホール１４の底から順次上方へ貫通孔１３を埋めて堆積
される。
０は，貫通孔１３の底面からのみ選択的に成長し，ビア
ホール１４の底から順次上方へ貫通孔１３を埋めて堆積
される。
【００２８】従って，巣等の欠陥は生じにくい。また，
導電体堆積時には，素子形成層３表面は酸化膜又は窒化
膜で覆われており導電体は堆積しないから，従来技術の
ポリシリコンの如くフォトエッチングにより除去する工
程は不要となり，ビアホール１４の形成が容易になる。
導電体堆積時には，素子形成層３表面は酸化膜又は窒化
膜で覆われており導電体は堆積しないから，従来技術の
ポリシリコンの如くフォトエッチングにより除去する工
程は不要となり，ビアホール１４の形成が容易になる。
【００２９】
【実施例】本発明を，図１を参照して，実施例に即して
説明する。使用したＳＯＩ素子基板は，シリコンからな
る支持基板１上に，厚さ３００ｎｍの酸化膜からなる埋
込み絶縁層２を挟み，厚さ４μｍのシリコンからなる素
子形成層３を設けたものである。
説明する。使用したＳＯＩ素子基板は，シリコンからな
る支持基板１上に，厚さ３００ｎｍの酸化膜からなる埋
込み絶縁層２を挟み，厚さ４μｍのシリコンからなる素
子形成層３を設けたものである。
【００３０】先ず，図１（ａ）を参照して，素子形成層
３表面を熱酸化して厚さ３０ｎｍの酸化膜４を形成する
。次いで，厚さ２００ｎｍの窒化膜５，厚さ１５００ｎ
ｍのＰＳＧ層６，レジスト７を堆積した後，レジスト７
を露光し，パターンニングする。
３表面を熱酸化して厚さ３０ｎｍの酸化膜４を形成する
。次いで，厚さ２００ｎｍの窒化膜５，厚さ１５００ｎ
ｍのＰＳＧ層６，レジスト７を堆積した後，レジスト７
を露光し，パターンニングする。
【００３１】次いで，パターンニングされたレジスト７
をマスクとして，ＣＦ４ とＨ２ との混合ガスを用い
たＲＩＥにより，図１（ａ）に示す様に，ＰＳＧ層６，
窒化膜５をパターニングする。
をマスクとして，ＣＦ４ とＨ２ との混合ガスを用い
たＲＩＥにより，図１（ａ）に示す様に，ＰＳＧ層６，
窒化膜５をパターニングする。
【００３２】次いで，レジスト７及びＰＳＧ層６を除去
した後，図１（ｂ）を参照して，窒化膜５をマスクとし
てＨＢｒガスを用いたＲＩＥにより素子形成層３に穴１
２を明けた後，ＣＦ４ とＨ２ との混合ガスを用いた
ＲＩＥにより穴１２の底面にある埋込み絶縁層２を除去
し，穴１２を完成させる。なお，ＰＳＧ層６の除去は穴
１２完成の後でも良い。
した後，図１（ｂ）を参照して，窒化膜５をマスクとし
てＨＢｒガスを用いたＲＩＥにより素子形成層３に穴１
２を明けた後，ＣＦ４ とＨ２ との混合ガスを用いた
ＲＩＥにより穴１２の底面にある埋込み絶縁層２を除去
し，穴１２を完成させる。なお，ＰＳＧ層６の除去は穴
１２完成の後でも良い。
【００３３】次いで，図１（ｃ）を参照して，穴１２の
シリコンが露出している表面に熱酸化またはＣＶＤによ
り，例えば厚さ３０ｎｍの酸化膜８Ａ，８Ｂを形成する
。ＣＶＤによるとき，窒化膜表面に酸化膜が形成されて
も差支えない。
シリコンが露出している表面に熱酸化またはＣＶＤによ
り，例えば厚さ３０ｎｍの酸化膜８Ａ，８Ｂを形成する
。ＣＶＤによるとき，窒化膜表面に酸化膜が形成されて
も差支えない。
【００３４】次いで，穴１２の底面に形成された酸化膜
８Ｂを通して不純物をイオン注入する。これは，接触抵
抗を低減するために不純物の高濃度領域９を形成するた
めのものであり，例えば燐イオンを加速電圧７０ｋｅＶ
で注入量１×１０１６ｃｍ−２とする。
８Ｂを通して不純物をイオン注入する。これは，接触抵
抗を低減するために不純物の高濃度領域９を形成するた
めのものであり，例えば燐イオンを加速電圧７０ｋｅＶ
で注入量１×１０１６ｃｍ−２とする。
【００３５】次いで，図１（ｄ）を参照して，窒化膜５
をマスクとして穴１２の底面の酸化膜８Ｂを，ＣＦ４
とＨ２ との混合ガスを用いたＲＩＥにより除去し，貫
通孔１３を形成する。
をマスクとして穴１２の底面の酸化膜８Ｂを，ＣＦ４
とＨ２ との混合ガスを用いたＲＩＥにより除去し，貫
通孔１３を形成する。
【００３６】次いで，熱燐酸により窒化膜５を除去する
。次いで，等方性のドライエッチングを用いて酸化膜８
Ａ及び高濃度領域９の表面数ｎｍをエッチングすること
により，貫通孔１３の底面に形成された自然酸化膜を除
去する。この等方性のドライエッチングは，例えば流量
１０ｓｃｃｍのＮＦ３ と流量１００ｓｃｃｍのＨ２
との混合ガスを１０〜５０Ｗの高周波電力の下でプラズ
マとし，２０秒間暴露することにより達成できる。
。次いで，等方性のドライエッチングを用いて酸化膜８
Ａ及び高濃度領域９の表面数ｎｍをエッチングすること
により，貫通孔１３の底面に形成された自然酸化膜を除
去する。この等方性のドライエッチングは，例えば流量
１０ｓｃｃｍのＮＦ３ と流量１００ｓｃｃｍのＨ２
との混合ガスを１０〜５０Ｗの高周波電力の下でプラズ
マとし，２０秒間暴露することにより達成できる。
【００３７】上記工程に引続き，図１（ｅ）を参照して
，導電体１０をＣＶＤにより貫通孔１３の底面に選択成
長させ，貫通孔１３を導電体１０で埋め込む。導電体１
０を選択成長させる条件は，例えばＷ金属では流量７ｓ
ｃｃｍのＷＦ６ ，流量４．９ｓｃｃｍのＳｉＨ４ 及
び流量１０００ｓｃｃｍのＨ２ の混合ガスを流し，圧
力０．２ｔｏｒｒ，基板温度２８０℃〜２９０℃とする
。 なお，選択成長をすることができる良導体であれば，本
発明が適用されることはいうまでもない。
，導電体１０をＣＶＤにより貫通孔１３の底面に選択成
長させ，貫通孔１３を導電体１０で埋め込む。導電体１
０を選択成長させる条件は，例えばＷ金属では流量７ｓ
ｃｃｍのＷＦ６ ，流量４．９ｓｃｃｍのＳｉＨ４ 及
び流量１０００ｓｃｃｍのＨ２ の混合ガスを流し，圧
力０．２ｔｏｒｒ，基板温度２８０℃〜２９０℃とする
。 なお，選択成長をすることができる良導体であれば，本
発明が適用されることはいうまでもない。
【００３８】次いで，図１（ｆ）を参照して，配線１１
を，例えばスパッタにより堆積したＡｌ−１％Ｓｉ合金
を用いて導電体１０と接続して設けることにより，ビア
ホール１４を完成する。
を，例えばスパッタにより堆積したＡｌ−１％Ｓｉ合金
を用いて導電体１０と接続して設けることにより，ビア
ホール１４を完成する。
【００３９】図２は本発明の実施例断面図であり，ＳＯ
Ｉ素子基板にビアホール１４が形成された半導体集積回
路の一部を表している。本集積回路は，ＭＯＳトランジ
スタ領域３９及びバイポーラトランジスタ領域４０を，
酸化膜を埋め込んだトレンチ絶縁部３１及びフィールド
酸化部３２により絶縁分離して形成した後，貫通孔（図
１に１３として示す。）を形成し，その後トランジスタ
の活性領域を形成し，ついでビアホール１４と電極，配
線１１を形成して製造される。
Ｉ素子基板にビアホール１４が形成された半導体集積回
路の一部を表している。本集積回路は，ＭＯＳトランジ
スタ領域３９及びバイポーラトランジスタ領域４０を，
酸化膜を埋め込んだトレンチ絶縁部３１及びフィールド
酸化部３２により絶縁分離して形成した後，貫通孔（図
１に１３として示す。）を形成し，その後トランジスタ
の活性領域を形成し，ついでビアホール１４と電極，配
線１１を形成して製造される。
【００４０】本実施例では，ビアホール１４はＭＯＳト
ランジスタ領域３９に隣接して，絶縁分離の一部として
設けられている。このため，トランジスタに近接して設
けることができるから素子の性能を向上することができ
る。
ランジスタ領域３９に隣接して，絶縁分離の一部として
設けられている。このため，トランジスタに近接して設
けることができるから素子の性能を向上することができ
る。
【００４１】またビアホール１４の形成に必要とされる
実質的な面積を小さくすることができるという効果を奏
する。さらに本発明によれば，絶縁分離とは無関係に，
任意の位置にビアホール１４を形成できるので，設計の
自由度が大きくなる。
実質的な面積を小さくすることができるという効果を奏
する。さらに本発明によれば，絶縁分離とは無関係に，
任意の位置にビアホール１４を形成できるので，設計の
自由度が大きくなる。
【００４２】
【発明の効果】以上説明した様に，本発明によれば，ビ
アホールは比抵抗及び接触抵抗の小さい金属が用いられ
，且つ酸化膜で絶縁されているため，オーバエッチング
及び絶縁分離された領域を設ける必要がないから，配線
抵抗が低く且つ設置面積の小さいビアホールを容易に形
成することができるという効果を奏し，半導体装置の性
能向上に寄与するところが大である。
アホールは比抵抗及び接触抵抗の小さい金属が用いられ
，且つ酸化膜で絶縁されているため，オーバエッチング
及び絶縁分離された領域を設ける必要がないから，配線
抵抗が低く且つ設置面積の小さいビアホールを容易に形
成することができるという効果を奏し，半導体装置の性
能向上に寄与するところが大である。
【図１】 本発明の実施例工程図
【図２】 本発明の実施例断面図
【図３】 従来の実施例断面図
１ 支持基板
２ 埋込み絶縁層
３ 素子形成層
４ 酸化膜
５ 窒化膜
６ ＰＧＳ層
７ レジスト
８Ａ，８Ｂ 酸化膜
９ 高濃度領域
１０ 導電体
１１ 配線
１２ 穴
１３ 貫通孔
１４ ビアホール
３１ トレンチ絶縁部
３２ フィールド酸化部
３３ 酸化膜
３４ ビアホール
３５ ポリシリコン
３６ オーミック接触面
３７ 接触面
３８ ビアホール形成領域
３９ ＭＯＳトランジスタ領域
４０ バイポーラトランジスタ領域
Claims (3)
- 【請求項１】 シリコンからなる支持基板（１）上に
埋込み絶縁層（２）を挟んでシリコンからなる素子形成
層（３）が設けられているＳＯＩ（Ｓｉｌｉｃｏｎ ｏ
ｎＩｎｓｕｌａｔｏｒ）素子基板において，該素子形成
層（３）及び該埋込み絶縁層（２）を貫通する内側面が
酸化膜（８Ａ）で覆われた貫通孔（１３）と，該貫通孔
（１３）を埋めて選択的に堆積された導電体（１０）と
を有し，該導電体（１０）は該素子形成層（３）上に設
けられた配線（１１）と該支持基板（１）とに電気的に
接続されていることを特徴とする半導体装置。 - 【請求項２】 上記導電体（１０）は，タングステン
，銅，チタニュウム及びアルミニュウムの何れかの金属
からなることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 異方性ＲＩＥ（反応性イオンエッチン
グ）により上記素子形成層（３）及び上記埋込み絶縁層
（２）を貫通して上記支持基板（１）に達する穴（１２
）を穿つ工程と，該穴（１２）の内側面及び該支持基板
（１）と接する該穴（１２）の底面に酸化膜（８Ａ，８
Ｂ）を形成する工程と，異方性ＲＩＥにより該穴（１２
）の底面の酸化膜（８Ｂ）を除去して上記貫通孔（１３
）を形成する工程と，ＣＶＤ（化学的気相成長法）によ
り上記導電体（１０）を該貫通孔（１３）の底面から選
択成長させて該貫通孔（１３）を埋め込む工程と，上記
配線（１１）を該導電体（１０）と接して該素子形成層
（３）上に設ける工程とを有することを特徴とする請求
項１又は請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03042127A JP3108447B2 (ja) | 1991-03-08 | 1991-03-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03042127A JP3108447B2 (ja) | 1991-03-08 | 1991-03-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04280456A true JPH04280456A (ja) | 1992-10-06 |
| JP3108447B2 JP3108447B2 (ja) | 2000-11-13 |
Family
ID=12627277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03042127A Expired - Fee Related JP3108447B2 (ja) | 1991-03-08 | 1991-03-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108447B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10571237B2 (en) | 2015-05-29 | 2020-02-25 | Hexagon Metrology, Inc. | CMM with object location logic |
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1991
- 1991-03-08 JP JP03042127A patent/JP3108447B2/ja not_active Expired - Fee Related
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| US8575651B2 (en) | 2005-04-11 | 2013-11-05 | Cree, Inc. | Devices having thick semi-insulating epitaxial gallium nitride layer |
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| Publication number | Publication date |
|---|---|
| JP3108447B2 (ja) | 2000-11-13 |
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