JPH0715016A - シリコン・オン・インシュレータ（ｓｏｉ）の静電気放電防止ダイオード構造体及びその形成方法 - Google Patents
シリコン・オン・インシュレータ（ｓｏｉ）の静電気放電防止ダイオード構造体及びその形成方法Info
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- JPH0715016A JPH0715016A JP6057668A JP5766894A JPH0715016A JP H0715016 A JPH0715016 A JP H0715016A JP 6057668 A JP6057668 A JP 6057668A JP 5766894 A JP5766894 A JP 5766894A JP H0715016 A JPH0715016 A JP H0715016A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
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- Thin Film Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 シリコン・オン・インシュレータ（ＳＯＩ）
基板に形成されたトランジスタの静電気放電を防止す
る。 【構成】 ＳＯＩ基板１８に伸びるトレンチ領域にダイ
オード１８／２４が形成される。通常の処理の間に、基
板の型とは反対の型のドーパントがトレンチに注入され
る。トレンチの側壁の勾配は、側壁のマスキングを防
ぎ、良好なステップ・カバレージを得るために緩やかに
する必要がある。
基板に形成されたトランジスタの静電気放電を防止す
る。 【構成】 ＳＯＩ基板１８に伸びるトレンチ領域にダイ
オード１８／２４が形成される。通常の処理の間に、基
板の型とは反対の型のドーパントがトレンチに注入され
る。トレンチの側壁の勾配は、側壁のマスキングを防
ぎ、良好なステップ・カバレージを得るために緩やかに
する必要がある。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の静電気放
電防止に関し、特に、ＳＯＩ（シリコン・オン・インシ
ュレータ）基板に形成されたトランジスタの静電気放電
防止に関する。
電防止に関し、特に、ＳＯＩ（シリコン・オン・インシ
ュレータ）基板に形成されたトランジスタの静電気放電
防止に関する。
【０００２】
【従来の技術】半導体素子は小型化が進み、回路レイア
ウトが複雑になっている。その結果、回路内の半導体素
子が、静電気放電（ＥＳＤ）によりバーンアウト（焼
損）しやすい。ＥＳＤバーンアウトを出来るだけ少なく
するために様々なアプローチが提案されている。これま
でのアプローチは、半導体物質の基板に形成された逆バ
イアス・ダイオードをもとにしている。しかしＳＯＩウ
エハでは、二酸化シリコン層によって素子が基板から電
気的に絶縁される。この薄膜のＳＯＩウエハでは、膜の
シリコンが薄すぎ、面積の大きい垂直ダイオードを形成
できない。
ウトが複雑になっている。その結果、回路内の半導体素
子が、静電気放電（ＥＳＤ）によりバーンアウト（焼
損）しやすい。ＥＳＤバーンアウトを出来るだけ少なく
するために様々なアプローチが提案されている。これま
でのアプローチは、半導体物質の基板に形成された逆バ
イアス・ダイオードをもとにしている。しかしＳＯＩウ
エハでは、二酸化シリコン層によって素子が基板から電
気的に絶縁される。この薄膜のＳＯＩウエハでは、膜の
シリコンが薄すぎ、面積の大きい垂直ダイオードを形成
できない。
【０００３】
【発明が解決しようとする課題】従って、ＳＯＩトラン
ジスタの静電気放電を防止できる構造とその形成方法が
必要になっており、本発明はこの要求を満たす技術を提
供することを目的とする。
ジスタの静電気放電を防止できる構造とその形成方法が
必要になっており、本発明はこの要求を満たす技術を提
供することを目的とする。
【０００４】
【課題を解決するための手段】本発明に従って、トラン
ジスタ・ゲート酸化物の成長に続いて新しいフォトリソ
グラフィ・レベルが追加される。この新しいフォトリソ
グラフィ・レベルで、ダイオードが形成される領域が画
成される。次にドライ・エッチング・ツールにより、ト
レンチがＳＯＩウエハのゲート酸化物、シリコン膜及び
埋込み酸化物を通してシリコン基板までエッチングされ
る。ソース／ドレインのドーピング時に、露出した基板
表面がウエハのドーパント型とは逆にドープされる。次
に標準処理が続く。
ジスタ・ゲート酸化物の成長に続いて新しいフォトリソ
グラフィ・レベルが追加される。この新しいフォトリソ
グラフィ・レベルで、ダイオードが形成される領域が画
成される。次にドライ・エッチング・ツールにより、ト
レンチがＳＯＩウエハのゲート酸化物、シリコン膜及び
埋込み酸化物を通してシリコン基板までエッチングされ
る。ソース／ドレインのドーピング時に、露出した基板
表面がウエハのドーパント型とは逆にドープされる。次
に標準処理が続く。
【０００５】トレンチ壁の勾配は、あまり急峻にならな
いように制御するのが望ましい。垂直トレンチ壁は、側
壁のマスキングの一環として、ポリシリコン、窒化物ま
たは酸化物のスペーサの形成を促進する。このスペーサ
は、注入ドーパントをブロックすることによって、静電
気放電ダイオードを漏れやすくするものである。また、
トレンチは、その深さとパシベーション酸化物の厚みの
和よりも幅広くされるのが好ましい。こうすると、パシ
ベーション酸化物と後の第１金属層についてのステップ
・カバレージが有利になる。
いように制御するのが望ましい。垂直トレンチ壁は、側
壁のマスキングの一環として、ポリシリコン、窒化物ま
たは酸化物のスペーサの形成を促進する。このスペーサ
は、注入ドーパントをブロックすることによって、静電
気放電ダイオードを漏れやすくするものである。また、
トレンチは、その深さとパシベーション酸化物の厚みの
和よりも幅広くされるのが好ましい。こうすると、パシ
ベーション酸化物と後の第１金属層についてのステップ
・カバレージが有利になる。
【０００６】このプロセスのステップは次のようにな
る。ゲート酸化物の成長、ＥＳＤダイオード領域のフォ
トレジストによる画成、露出領域のゲート酸化物のエッ
チング、露出領域のシリコン膜のエッチング、露出領域
の埋込み酸化物のエッチング、レジストの除去、及び通
常の素子処理の継続である。ｐ型基板の場合は、Ｎ＋ソ
ース／ドレインの光学的画成の間に、ＥＳＤダイオード
のトレンチを開いてＮ＋ソース／ドレインの注入ができ
るようにする必要がある。Ｐ＋の間にはトレンチをレジ
ストで覆う必要がある。これらのステップ以外は通常の
半導体処理である。
る。ゲート酸化物の成長、ＥＳＤダイオード領域のフォ
トレジストによる画成、露出領域のゲート酸化物のエッ
チング、露出領域のシリコン膜のエッチング、露出領域
の埋込み酸化物のエッチング、レジストの除去、及び通
常の素子処理の継続である。ｐ型基板の場合は、Ｎ＋ソ
ース／ドレインの光学的画成の間に、ＥＳＤダイオード
のトレンチを開いてＮ＋ソース／ドレインの注入ができ
るようにする必要がある。Ｐ＋の間にはトレンチをレジ
ストで覆う必要がある。これらのステップ以外は通常の
半導体処理である。
【０００７】別の実施例では、静電気防止構造とその形
成方法を、ＳＯＩ構造のメサ／トレンチの分離時に採用
することができる。この例の場合、プロセスのステップ
は次のようになる。ゲート酸化物の成長、フォトレジス
トによるＥＳＤダイオード領域の画成、埋込み酸化物の
エッチング、レジストの除去及びＬＯＣＯＳ素子の形成
と同じ処理の継続である。
成方法を、ＳＯＩ構造のメサ／トレンチの分離時に採用
することができる。この例の場合、プロセスのステップ
は次のようになる。ゲート酸化物の成長、フォトレジス
トによるＥＳＤダイオード領域の画成、埋込み酸化物の
エッチング、レジストの除去及びＬＯＣＯＳ素子の形成
と同じ処理の継続である。
【０００８】
【実施例】本発明は、標準的な半導体素子処理にフォト
リソグラフィ・レベルを追加したものである。このレベ
ルはゲート酸化物の成長後に追加される。図１に示す通
り、このフォトリソグラフィ・レベルは、フォトレジス
ト（ＰＲ）２０により、ダイオードが形成される領域１
０を画成する。次にドライ・エッチング・ツールによ
り、成長したゲート酸化物１２、シリコン膜１４、及び
シリコン酸化物層１６を通してトレンチがシリコン基板
１８までエッチングされる。フォトレジスト２０が取り
除かれた後、ＳＯＩ素子ウエハは図２のようになる。
リソグラフィ・レベルを追加したものである。このレベ
ルはゲート酸化物の成長後に追加される。図１に示す通
り、このフォトリソグラフィ・レベルは、フォトレジス
ト（ＰＲ）２０により、ダイオードが形成される領域１
０を画成する。次にドライ・エッチング・ツールによ
り、成長したゲート酸化物１２、シリコン膜１４、及び
シリコン酸化物層１６を通してトレンチがシリコン基板
１８までエッチングされる。フォトレジスト２０が取り
除かれた後、ＳＯＩ素子ウエハは図２のようになる。
【０００９】ソース／ドレインのドーピング時に、ＥＳ
Ｄダイオード・トレンチが開かれ、Ｎ＋注入物でドープ
される（図３）。ドーピングされない領域はフォトレジ
スト（ＰＲ）２１でマスクされる。トレンチはＰ＋ドー
ピング時にフォトレジストで覆われ、ダイオード領域へ
の注入が防止される。Ｎ型シリコン基板を使用する時
は、トレンチをＰ＋ソース／ドレイン注入時に開くこと
ができる。
Ｄダイオード・トレンチが開かれ、Ｎ＋注入物でドープ
される（図３）。ドーピングされない領域はフォトレジ
スト（ＰＲ）２１でマスクされる。トレンチはＰ＋ドー
ピング時にフォトレジストで覆われ、ダイオード領域へ
の注入が防止される。Ｎ型シリコン基板を使用する時
は、トレンチをＰ＋ソース／ドレイン注入時に開くこと
ができる。
【００１０】ＳＯＩウエハにメサ／トレンチの分離法を
用いる場合、そのプロセスもほぼ同じになる。図４に示
すように、ゲート酸化物の成長後に、フォトレジスト２
０によりＥＳＤダイオード領域１０を画成することがで
きる。次に埋込み酸化物がシリコン基板までエッチング
され、フォトレジストが取り除かれて、図５に示す素子
構造が形成される。この後、素子処理はＬＯＣＯＳ素子
の処理法と同じである。
用いる場合、そのプロセスもほぼ同じになる。図４に示
すように、ゲート酸化物の成長後に、フォトレジスト２
０によりＥＳＤダイオード領域１０を画成することがで
きる。次に埋込み酸化物がシリコン基板までエッチング
され、フォトレジストが取り除かれて、図５に示す素子
構造が形成される。この後、素子処理はＬＯＣＯＳ素子
の処理法と同じである。
【００１１】図６は、ＳＯＩのＥＳＤ防止ダイオードの
断面である。基板１８は埋込み酸化物１６とシリコン膜
１４を持ち、ここに半導体トランジスタ素子が形成され
る。パシベーション用低温ガラス２２が、ダイオードが
形成されたトレンチ領域にコンフォーマブルに被着され
る。ダイオードは第１金属層２８が被着されたシリサイ
ド・コンタクト２６を含むＮ＋ドープ領域２４から形成
される。金属層２８はシリコン層１４のトランジスタに
接続され、ダイオードはトランジスタ回路と基板１８と
の間に静電気放電電流経路を与える。
断面である。基板１８は埋込み酸化物１６とシリコン膜
１４を持ち、ここに半導体トランジスタ素子が形成され
る。パシベーション用低温ガラス２２が、ダイオードが
形成されたトレンチ領域にコンフォーマブルに被着され
る。ダイオードは第１金属層２８が被着されたシリサイ
ド・コンタクト２６を含むＮ＋ドープ領域２４から形成
される。金属層２８はシリコン層１４のトランジスタに
接続され、ダイオードはトランジスタ回路と基板１８と
の間に静電気放電電流経路を与える。
【００１２】ダイオードはＥＳＤ防止に用いられる他、
順バイアスをかけ、テスト・プローブがパッドと適切に
接触しているかどうかをチェックするためにも使用でき
る。その場合、入力と出力の経路それぞれに専用のＥＳ
Ｄ防止機能が関連づけられる。
順バイアスをかけ、テスト・プローブがパッドと適切に
接触しているかどうかをチェックするためにも使用でき
る。その場合、入力と出力の経路それぞれに専用のＥＳ
Ｄ防止機能が関連づけられる。
【００１３】
【発明の効果】本発明によれば、トレンチ工程を付加す
るだけで、あとは標準の処理プロセスを利用することに
より、シリコン・オン・インシュレータ基板にＥＳＤダ
イオードを簡単に形成することができる。
るだけで、あとは標準の処理プロセスを利用することに
より、シリコン・オン・インシュレータ基板にＥＳＤダ
イオードを簡単に形成することができる。
【図１】ゲート酸化物が成長したＳＯＩウエハの断面図
である。
である。
【図２】分離エッチングされたＳＯＩウエハの断面図で
ある。
ある。
【図３】ソース／ドレイン注入時のウエハの断面図であ
る。
る。
【図４】メサ／トレンチを分離した本発明の第２実施例
の断面図である。
の断面図である。
【図５】第２実施例のエッチング後の結果を示す図であ
る。
る。
【図６】ＳＯＩウエハ上に完成した静電気放電防止ダイ
オードの図である。
オードの図である。
１０ 領域 １２ ゲート酸化物 １４ シリコン膜 １６ シリコン酸化物層 １８ シリコン基板 ２０、２１ フォトレジスト ２２ 低温ガラス ２４ Ｎ＋ドープ領域 ２６ シリサイド・コンタクト ２８ 第１金属層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナディム・エフ・ハダッド アメリカ合衆国22124、バージニア州オー クトン、ベリーランド・ドライブ 2704 (72)発明者 アーサー・エデンフェルド アメリカ合衆国24459、バージニア州ミド ルブルック、ボックス44、スター・ルート （番地なし)
Claims (3)
- 【請求項１】シリコン・オン・インシュレータ回路に用
いられる静電気放電防止ダイオード構造体であって、 中にトランジスタを形成するように準備されたシリコン
・オン・インシュレータ基板と、 上記シリコン・オン・インシュレータ基板に形成されて
おり、上記基板と上記回路の間に静電気放電電流経路を
与えるダイオードと、 を含む静電気放電防止ダイオード構造体。 - 【請求項２】上記回路がＭＯＳＦＥＴである、請求項１
記載の静電気放電防止ダイオード構造体。 - 【請求項３】あるドーパント型を有するシリコン・オン
・インシュレータ基板に静電気放電ダイオードを形成す
る方法であって、 通常の半導体素子処理の前に上記シリコン・オン・イン
シュレータ基板の表面にトレンチ領域を画成するステッ
プと、 上記シリコン・オン・インシュレータの層を上記基板ま
でエッチングするステップと、 トレンチを画成する物質を取り除き、通常の素子処理を
継続するステップと、 上記基板とは反対の型のドーパント種のイオン注入時に
上記トレンチを開くステップと、 通常の素子処理の間に上記トレンチ領域の部分に金属を
被着してダイオードを形成するステップと、 を含む静電気放電ダイオードの形成方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US5499393A | 1993-04-30 | 1993-04-30 | |
| US54993 | 1993-04-30 | ||
| US054993 | 1993-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0715016A true JPH0715016A (ja) | 1995-01-17 |
| JP2647339B2 JP2647339B2 (ja) | 1997-08-27 |
Family
ID=21994878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6057668A Expired - Lifetime JP2647339B2 (ja) | 1993-04-30 | 1994-03-28 | シリコン・オン・インシュレータ（ｓｏｉ）の静電気放電防止ダイオード構造体及びその形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0622850B1 (ja) |
| JP (1) | JP2647339B2 (ja) |
| DE (1) | DE69417944T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5786616A (en) * | 1994-09-19 | 1998-07-28 | Nippondenso, Co., Ltd. | Semiconductor integrated circuit having an SOI structure, provided with a protective circuit |
| JP2008199045A (ja) * | 2008-03-19 | 2008-08-28 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US8987073B2 (en) | 2012-07-11 | 2015-03-24 | International Business Machines Corporation | Self-protected metal-oxide-semiconductor field-effect transistor |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11261010A (ja) * | 1998-03-13 | 1999-09-24 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP4176342B2 (ja) | 2001-10-29 | 2008-11-05 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置およびそのレイアウト方法 |
| CN112054020B (zh) * | 2020-09-15 | 2021-06-01 | 深圳市金誉半导体股份有限公司 | 一种低电容静电防护芯片器件及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280456A (ja) * | 1991-03-08 | 1992-10-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH05343684A (ja) * | 1992-06-09 | 1993-12-24 | Seiko Epson Corp | 半導体装置およびその製造方法 |
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| US3378915A (en) * | 1966-03-31 | 1968-04-23 | Northern Electric Co | Method of making a planar diffused semiconductor voltage reference diode |
| CA941515A (en) * | 1971-07-12 | 1974-02-05 | Rca Corporation | Gate protective device for insulated gate field-effect transistors |
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| JP2812388B2 (ja) * | 1988-01-18 | 1998-10-22 | 富士通株式会社 | Ｓｏｉ半導体装置の製造方法 |
| US5119162A (en) * | 1989-02-10 | 1992-06-02 | Texas Instruments Incorporated | Integrated power DMOS circuit with protection diode |
| US5113236A (en) * | 1990-12-14 | 1992-05-12 | North American Philips Corporation | Integrated circuit device particularly adapted for high voltage applications |
-
1994
- 1994-02-17 EP EP94102415A patent/EP0622850B1/en not_active Expired - Lifetime
- 1994-02-17 DE DE69417944T patent/DE69417944T2/de not_active Expired - Fee Related
- 1994-03-28 JP JP6057668A patent/JP2647339B2/ja not_active Expired - Lifetime
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| US9263402B2 (en) | 2012-07-11 | 2016-02-16 | Globalfoundries Inc. | Self-protected metal-oxide-semiconductor field-effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2647339B2 (ja) | 1997-08-27 |
| EP0622850B1 (en) | 1999-04-21 |
| EP0622850A1 (en) | 1994-11-02 |
| DE69417944T2 (de) | 1999-12-09 |
| DE69417944D1 (de) | 1999-05-27 |
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