JPH04280516A - エンコード方法及び装置 - Google Patents
エンコード方法及び装置Info
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- JPH04280516A JPH04280516A JP3200087A JP20008791A JPH04280516A JP H04280516 A JPH04280516 A JP H04280516A JP 3200087 A JP3200087 A JP 3200087A JP 20008791 A JP20008791 A JP 20008791A JP H04280516 A JPH04280516 A JP H04280516A
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- Japan
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
- G11B2020/1438—8 to 10 modulation
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- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
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- Spectroscopy & Molecular Physics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は夫々ｋビットを含む逐次
データバイトの夫々ｍビットのコードバイトへのエンコ
ードに関し、すなわち逐次データバイトは制限をもたな
いが任意のコードバイトシーケンスが拘束される〔例え
ばバウンデッドランニングディジタルＲＤＳ；同一記号
の制限されたランレングス（ラン長さ）〕ようになった
、ｋ＜ｍとしたｋＢ／ｍＢコーデングに関する。
データバイトの夫々ｍビットのコードバイトへのエンコ
ードに関し、すなわち逐次データバイトは制限をもたな
いが任意のコードバイトシーケンスが拘束される〔例え
ばバウンデッドランニングディジタルＲＤＳ；同一記号
の制限されたランレングス（ラン長さ）〕ようになった
、ｋ＜ｍとしたｋＢ／ｍＢコーデングに関する。
【０００２】詳細には数個の逐次データバイト群が同時
に夫々のコードバイト群に変換されうるようになったコ
ーダに関する。
に夫々のコードバイト群に変換されうるようになったコ
ーダに関する。
【０００３】本発明のコード化技術はディジタルデータ
転送並びにディジタルデータの磁気的あるいは光学的記
録に適用しうる。
転送並びにディジタルデータの磁気的あるいは光学的記
録に適用しうる。
【０００４】
【従来の技術及び課題】通常の伝送障害の検出を容易に
するために伝送される信号に必要な拘束条件をラインコ
ードは与える。実際にしばしば必要な信号特性はＤＣに
おける０スペクトル、小さい低周波成分をもつスペクト
ル、一つの信号レベルから他への転位間の最大距離が小
さいこと、最小および平均転位密度が大きいことである
。光ファイバ伝送およびディジタル磁気記録に用いられ
るような２進伝送または記録法では伝送される信号のこ
れら必要な特性はチャンネルデータ速度の増加、すなわ
ちデータストリームへの冗長度のそう入（信号レベルセ
ットの拡大を伴わないコーディング）を行わない限り達
成出来ない。異なる２進コード化法の内、ｋビットバイ
トのデータをｍビットコードバイトへのマッピングを行
うｋＢ／ｍＢブロックコードは非常に一般的である。 ここで述べるコード化法は８Ｂ／１０Ｂブロックコード
である。
するために伝送される信号に必要な拘束条件をラインコ
ードは与える。実際にしばしば必要な信号特性はＤＣに
おける０スペクトル、小さい低周波成分をもつスペクト
ル、一つの信号レベルから他への転位間の最大距離が小
さいこと、最小および平均転位密度が大きいことである
。光ファイバ伝送およびディジタル磁気記録に用いられ
るような２進伝送または記録法では伝送される信号のこ
れら必要な特性はチャンネルデータ速度の増加、すなわ
ちデータストリームへの冗長度のそう入（信号レベルセ
ットの拡大を伴わないコーディング）を行わない限り達
成出来ない。異なる２進コード化法の内、ｋビットバイ
トのデータをｍビットコードバイトへのマッピングを行
うｋＢ／ｍＢブロックコードは非常に一般的である。 ここで述べるコード化法は８Ｂ／１０Ｂブロックコード
である。
【０００５】ラインコードの所望の特性は適用業務によ
り決定される。光ファイバリンクでは直流分のない伝送
コードが好適であり、その理由はレーザダイオード送信
器と高感度受信器が動作周波数の下限と上限できまる一
般的な交流結合設計となっているからである。上限周波
数は達成可能な最高チャンネルデータ速度を示し、下限
周波数は信号スペクトル内の許容しうる低周波成分の量
を決定する。レーザダイオードドライバにおける下限周
波数は平均出力を一定レベルに維持する制御ループによ
りきまる。直流成分のない、送信信号は直流シフトを受
けた信号に対処するために用いられるデータ基準回路を
送信器に必要としない。受信側の下限周波数は高機能増
幅器の前段回路の設計における寄生ノイズの良好な制御
を可能にするアナログ前置増幅手段のＡＣ結合により与
えられる。
り決定される。光ファイバリンクでは直流分のない伝送
コードが好適であり、その理由はレーザダイオード送信
器と高感度受信器が動作周波数の下限と上限できまる一
般的な交流結合設計となっているからである。上限周波
数は達成可能な最高チャンネルデータ速度を示し、下限
周波数は信号スペクトル内の許容しうる低周波成分の量
を決定する。レーザダイオードドライバにおける下限周
波数は平均出力を一定レベルに維持する制御ループによ
りきまる。直流成分のない、送信信号は直流シフトを受
けた信号に対処するために用いられるデータ基準回路を
送信器に必要としない。受信側の下限周波数は高機能増
幅器の前段回路の設計における寄生ノイズの良好な制御
を可能にするアナログ前置増幅手段のＡＣ結合により与
えられる。
【０００６】ランニングディジタル和（ＲＤＳ）がバウ
ンドされるときにのみコードは直流成分なしとなる。値
ＲＤＳの数はコードスペクトルの低周波成分を決定しそ
してＶで表わされる。ディジタル和の変動（ＤＳＶ）は
Ｖ−１で与えられる。容量計算によればＶはコード速度
８／１０については６より小さくてはならない。また、
ＡＣ結合を容易にするにはＶ（またはＤＳＶ）が小さい
ほどコードスペクトル内の低周波までの出力抑圧は大き
くなる。受信側での正確なタイミングの回復には２進シ
ーケンスをもって伝送される信号レベル＋１と−１（ま
たはゼロ交点）との間に充分な転位がなくてはならない
。タイミング回復についてコードの性能を決定する三つ
のパラメータがある。すなわち、同一記号の最大ラン長
Ｒ、エンコード化シーケンスにおける最小転位密度ＴＤ
ｍｉｎ およびエンコード化シーケンスにおける平均転
位密度ＴＤａｖである。容量計算によれば、Ｒはコード
速度８／１０については３より小さく出来ない。
ンドされるときにのみコードは直流成分なしとなる。値
ＲＤＳの数はコードスペクトルの低周波成分を決定しそ
してＶで表わされる。ディジタル和の変動（ＤＳＶ）は
Ｖ−１で与えられる。容量計算によればＶはコード速度
８／１０については６より小さくてはならない。また、
ＡＣ結合を容易にするにはＶ（またはＤＳＶ）が小さい
ほどコードスペクトル内の低周波までの出力抑圧は大き
くなる。受信側での正確なタイミングの回復には２進シ
ーケンスをもって伝送される信号レベル＋１と−１（ま
たはゼロ交点）との間に充分な転位がなくてはならない
。タイミング回復についてコードの性能を決定する三つ
のパラメータがある。すなわち、同一記号の最大ラン長
Ｒ、エンコード化シーケンスにおける最小転位密度ＴＤ
ｍｉｎ およびエンコード化シーケンスにおける平均転
位密度ＴＤａｖである。容量計算によれば、Ｒはコード
速度８／１０については３より小さく出来ない。
【０００７】ラインコード用のデコーダは一般に無限の
エラー伝ぱんを避けるためにブロックデコーダとなって
いる。特に、ｋＢ／ｍＢコード用のブロックデコーダは
その入力における単一のｍビットコードバイトにおける
エラーがその出力における単一のｋビットデータバイト
にのみ影響するという望ましい特性を有する。そのよう
なブロックデコーダはその入力が許容されたコードバイ
トではないｍビットバイトであるときフラグを上げるこ
とにより無効コードバイトを検出するためにも用いられ
る。ブロックデコーダの他の特徴はその同期化、すなわ
ち入来するシリアルビットストリームからコードバイト
の境界を推断する能力である。これは一般にｍビット同
期バイトにｊビット同期パターンを入れそしてそれを伝
送されるコードバイトストリームにそう入することで行
われる。それにより、このｊビット同期パターンはそれ
がそのコードバイトストリーム内のどこにも生じえない
ように選ばれる。同期バイトに関連する他の望ましい特
性はコードバイトが伝送エラーにより同期バイトについ
て誤りをおかす確率を低下させるために１以上のビット
についてすべてのコードバイトとは異なることである。
エラー伝ぱんを避けるためにブロックデコーダとなって
いる。特に、ｋＢ／ｍＢコード用のブロックデコーダは
その入力における単一のｍビットコードバイトにおける
エラーがその出力における単一のｋビットデータバイト
にのみ影響するという望ましい特性を有する。そのよう
なブロックデコーダはその入力が許容されたコードバイ
トではないｍビットバイトであるときフラグを上げるこ
とにより無効コードバイトを検出するためにも用いられ
る。ブロックデコーダの他の特徴はその同期化、すなわ
ち入来するシリアルビットストリームからコードバイト
の境界を推断する能力である。これは一般にｍビット同
期バイトにｊビット同期パターンを入れそしてそれを伝
送されるコードバイトストリームにそう入することで行
われる。それにより、このｊビット同期パターンはそれ
がそのコードバイトストリーム内のどこにも生じえない
ように選ばれる。同期バイトに関連する他の望ましい特
性はコードバイトが伝送エラーにより同期バイトについ
て誤りをおかす確率を低下させるために１以上のビット
についてすべてのコードバイトとは異なることである。
【０００８】また、ｋＢ／ｍＢラインコードはフレーミ
ングと制御のために用いることの出来る適正な数の特別
なｍビットバイトを与えることがしばしば必要となる。 データを表わさないこれら特別のバイトはコード拘束条
件を満たさねばならない。最後に、非常に高いチャンネ
ルデータ速度でのエンコーダ／デコーダは実行と相互接
続のために多バイトインターフェースを提供しなければ
ならない。
ングと制御のために用いることの出来る適正な数の特別
なｍビットバイトを与えることがしばしば必要となる。 データを表わさないこれら特別のバイトはコード拘束条
件を満たさねばならない。最後に、非常に高いチャンネ
ルデータ速度でのエンコーダ／デコーダは実行と相互接
続のために多バイトインターフェースを提供しなければ
ならない。
【０００９】光ファイバでのパケット伝送用の直流成分
を含まない区画化されたブロック８Ｂ／１０Ｂコードは
米国特許第４，４８６，７３９号に示されている。この
コードは３Ｂ／４Ｂおよび５Ｂ／６Ｂコードからのコー
ドバイトをインターリーブして簡単な論理インプリメン
テーションを可能にし、そして次の特性を有する：並列
バイト形コーディング；ＤＣを含まぬライン信号；Ｖ＝
７（ＤＳＶ＝６）；Ｒ＝５；ＴＤｍｉｎ ＝３０％；Ｔ
Ｄａｖ＝６０％；１ビット伝送エラーが１バイトの誤り
を生じること（ブロックデコーダ）；有効コードバイト
の検出能力；制御用に９個の特別なバイトおよび３個の
同期用バイト。これら同期バイトの１つはすべてのコー
ドバイトとは２個以上のビットで異なる。しかしながら
、この同期バイトのくり返しは許されない。他の２個の
同期バイトは１ビットだけいくつかのコードバイトとは
異なっており、３０％および５０％の遷移密度でくり返
しうる。コーディングを行うために用いられる論理ゲー
トは１ボーのインターバルを越えないゲート遅れをもた
なければならない。２．４Ｇビット／Ｓのチャンネルデ
ータ速度が０．４１６ｎｓのゲート遅延に対応するとす
ると、このコーディングのこの速度での実行は非常に難
しくなる。米国特許第４４８８１４２号および同第４８
８８７７９号は、コーダが次の入力データビット群とは
別にエンコードされたデータからとり出されるコーダ状
態情報を受けるようになったコーディング装置を示して
いる。 しかしながらこのコーダ状態情報はエンコーダ装置の出
力にのみ得られるからこれらコーダでは並列エンコーデ
ィングは不可能である。
を含まない区画化されたブロック８Ｂ／１０Ｂコードは
米国特許第４，４８６，７３９号に示されている。この
コードは３Ｂ／４Ｂおよび５Ｂ／６Ｂコードからのコー
ドバイトをインターリーブして簡単な論理インプリメン
テーションを可能にし、そして次の特性を有する：並列
バイト形コーディング；ＤＣを含まぬライン信号；Ｖ＝
７（ＤＳＶ＝６）；Ｒ＝５；ＴＤｍｉｎ ＝３０％；Ｔ
Ｄａｖ＝６０％；１ビット伝送エラーが１バイトの誤り
を生じること（ブロックデコーダ）；有効コードバイト
の検出能力；制御用に９個の特別なバイトおよび３個の
同期用バイト。これら同期バイトの１つはすべてのコー
ドバイトとは２個以上のビットで異なる。しかしながら
、この同期バイトのくり返しは許されない。他の２個の
同期バイトは１ビットだけいくつかのコードバイトとは
異なっており、３０％および５０％の遷移密度でくり返
しうる。コーディングを行うために用いられる論理ゲー
トは１ボーのインターバルを越えないゲート遅れをもた
なければならない。２．４Ｇビット／Ｓのチャンネルデ
ータ速度が０．４１６ｎｓのゲート遅延に対応するとす
ると、このコーディングのこの速度での実行は非常に難
しくなる。米国特許第４４８８１４２号および同第４８
８８７７９号は、コーダが次の入力データビット群とは
別にエンコードされたデータからとり出されるコーダ状
態情報を受けるようになったコーディング装置を示して
いる。 しかしながらこのコーダ状態情報はエンコーダ装置の出
力にのみ得られるからこれらコーダでは並列エンコーデ
ィングは不可能である。
【００１０】本発明の目的は無拘束データバイトシーケ
ンスを、数個のデータバイトの夫々のコードバイトへの
同時変換を可能にする或る拘束条件を満足するコードバ
イトシーケンスに変換するためのコーディング技術およ
び装置を提供することにある。本発明の他の目的は現在
のデータバイト群のエンコーディングが続けられている
間に次のデータバイト群のエンコーディングがスタート
されてパイプライン動作が可能となるようにするそのよ
うなコーディング技術および装置を提供することにある
。本発明の他の目的は現在のデータバイトブロックを越
えてのエラーの伝ぱんを伴わずにデコーディングを可能
にすると共にエンコーダおよびデコーダ装置の構造を非
常に簡単にするようなパイプライン形並列動作用のコー
ディング技術と装置を提供することである。
ンスを、数個のデータバイトの夫々のコードバイトへの
同時変換を可能にする或る拘束条件を満足するコードバ
イトシーケンスに変換するためのコーディング技術およ
び装置を提供することにある。本発明の他の目的は現在
のデータバイト群のエンコーディングが続けられている
間に次のデータバイト群のエンコーディングがスタート
されてパイプライン動作が可能となるようにするそのよ
うなコーディング技術および装置を提供することにある
。本発明の他の目的は現在のデータバイトブロックを越
えてのエラーの伝ぱんを伴わずにデコーディングを可能
にすると共にエンコーダおよびデコーダ装置の構造を非
常に簡単にするようなパイプライン形並列動作用のコー
ディング技術と装置を提供することである。
【００１１】
【課題を解決するための手段】本発明の、ｋ＜ｍとして
少くとも２つの状態を有するコード化手順を用いて逐次
ｋビットデータバイトを予定の拘束条件を満足する逐次
ｍビットコードバイトにコード化するための方法は次の
段階を含む：前のデータバイトＤＢ（ｉ−１）のビット
値により、夫々のデータバイトＤＢ（ｉ）のコード化の
ための状態変化インジケータＴ（ｉ−１）を発生する段
階；および下記段階によりｑ個のデータバイトＤＢ（Ｎ
）…ＤＢ（Ｎ＋ｑ−１）を並列にコード化する段階；夫
々前のデータバイトＤＢ（ｉ−１）に関連するコーダ状
態インジケータＳ（ｉ−１）と夫々前のデータバイトＤ
Ｂ（ｉ−１）により発生される状態変化インジケータＴ
（ｉ−１）を論理的に合成することにより夫々ｑ個のデ
ータバイトからなるデータバイトセットでなるデータバ
イトＤＢ（ｉ）についてのコーダ状態インジケータＳ（
ｉ）を同時に発生する段階；および上記ｑ個のデータバ
イトからなるセットの夫々のデータバイトＤＢ（ｉ）を
関連するコーダ状態インジケータＳ（ｉ）と共に割当て
られたｍビットコードバイトＣＢ（ｉ）に変換する段階
。
少くとも２つの状態を有するコード化手順を用いて逐次
ｋビットデータバイトを予定の拘束条件を満足する逐次
ｍビットコードバイトにコード化するための方法は次の
段階を含む：前のデータバイトＤＢ（ｉ−１）のビット
値により、夫々のデータバイトＤＢ（ｉ）のコード化の
ための状態変化インジケータＴ（ｉ−１）を発生する段
階；および下記段階によりｑ個のデータバイトＤＢ（Ｎ
）…ＤＢ（Ｎ＋ｑ−１）を並列にコード化する段階；夫
々前のデータバイトＤＢ（ｉ−１）に関連するコーダ状
態インジケータＳ（ｉ−１）と夫々前のデータバイトＤ
Ｂ（ｉ−１）により発生される状態変化インジケータＴ
（ｉ−１）を論理的に合成することにより夫々ｑ個のデ
ータバイトからなるデータバイトセットでなるデータバ
イトＤＢ（ｉ）についてのコーダ状態インジケータＳ（
ｉ）を同時に発生する段階；および上記ｑ個のデータバ
イトからなるセットの夫々のデータバイトＤＢ（ｉ）を
関連するコーダ状態インジケータＳ（ｉ）と共に割当て
られたｍビットコードバイトＣＢ（ｉ）に変換する段階
。
【００１２】本発明による、ｑ個の並列セクションと少
くとも２個のパイプライン段を含む、コーダ装置は−
上記並列セクションの夫々が入力データバイトＤＢ（
ｉ）を出力コードバイトＣＢ（ｉ）に変換するために設
けてあり、そして、 −− 第１パイプライン段４０において、データバイ
トＤＢ（ｉ）およびそれに関連するコーダ状態インジケ
ータＳ（ｉ）用のレジスタ１１および新しいコーダ状態
インジケータを発生するための手段３２を有し、−−
第２パイプライン手段において、データバイトＤＢ（
ｉ）とそれに関連するコーダ状態インジケータＳ（ｉ）
を入力１３；１５として受けそしてその出力２１に夫々
のコードバイトＣＢ（ｉ）を出すコード変換手段１９を
有し、 − 隣接するセクションの第１パイプライン段間に設
けられてコーダ状態インジケータを一つのセクションか
ら次のセクションへ転送するための相互接続手段３０；
３６が設けられている。
くとも２個のパイプライン段を含む、コーダ装置は−
上記並列セクションの夫々が入力データバイトＤＢ（
ｉ）を出力コードバイトＣＢ（ｉ）に変換するために設
けてあり、そして、 −− 第１パイプライン段４０において、データバイ
トＤＢ（ｉ）およびそれに関連するコーダ状態インジケ
ータＳ（ｉ）用のレジスタ１１および新しいコーダ状態
インジケータを発生するための手段３２を有し、−−
第２パイプライン手段において、データバイトＤＢ（
ｉ）とそれに関連するコーダ状態インジケータＳ（ｉ）
を入力１３；１５として受けそしてその出力２１に夫々
のコードバイトＣＢ（ｉ）を出すコード変換手段１９を
有し、 − 隣接するセクションの第１パイプライン段間に設
けられてコーダ状態インジケータを一つのセクションか
ら次のセクションへ転送するための相互接続手段３０；
３６が設けられている。
【００１３】
【作用】このエンコーダ装置は並列そしてパイプライン
エンコーディングにより、例えばデータを光学リンクを
介してＧビット／Ｓ速度で伝送すべきときに必要な非常
に高速の動作を行うことが出来る。
エンコーディングにより、例えばデータを光学リンクを
介してＧビット／Ｓ速度で伝送すべきときに必要な非常
に高速の動作を行うことが出来る。
【００１４】伝送コードは直流分を含まず、交流結合を
可能にするものであるからバイアス回復回路の使用を避
けることにより回路カウントを大幅に減少させるもので
ある。
可能にするものであるからバイアス回復回路の使用を避
けることにより回路カウントを大幅に減少させるもので
ある。
【００１５】
【実施例】用語の説明
ここで用いる用語「バイト」は予定数のビットを含
むビット群、例えば８ビットデータバイトおよび１０ビ
ットコードバイトまたは一般にｋビットデータバイトお
よびｍビットコードバイトを示すために用いられる。与
えられた数のバイトが１つのワードを形成し、例えば４
個の１０ビットコードバイトが４０ビットコードワード
を構成する。用語「バイト」はここでは８ビットエンタ
ィティに限られない。更に、ここでバイトと呼ぶビット
群については、他の文献等において「データワード」お
よび「コードワード」として用いられているものと同じ
である。
むビット群、例えば８ビットデータバイトおよび１０ビ
ットコードバイトまたは一般にｋビットデータバイトお
よびｍビットコードバイトを示すために用いられる。与
えられた数のバイトが１つのワードを形成し、例えば４
個の１０ビットコードバイトが４０ビットコードワード
を構成する。用語「バイト」はここでは８ビットエンタ
ィティに限られない。更に、ここでバイトと呼ぶビット
群については、他の文献等において「データワード」お
よび「コードワード」として用いられているものと同じ
である。
【００１６】本発明の方法および装置の特徴は状態遷移
機能Ｔとコーダ状態機能Ｓである。一般にこれらは「状
態遷移インジケータＴ」および「コーダ状態インジケー
タＳ」と呼ばれるが、これら機能はここに示す２状態コ
ーダの実施では２進であるから、ここでは「状態遷移ビ
ットＴ」および「コーダ状態ビットＳ」と呼ぶ。 １．コーディングの原理 図１は本発明の実施例に用いられる２つのコーダ状
態と４つのコーダ状態遷移を示す状態遷移図を示す。一
般にｋビットデータバイトからｍビットコードバイトへ
の変換が行われる。時点ｎにおいてコードバイト群Ａｉ
ｊの内の１個のｍビットコードバイトが時刻ｎでの状態
ｉから時刻ｎ＋１での状態ｊへの遷移の結果として発生
される。但しｉ＝０，１、ｊ＝０，１である。ここで用
いる８Ｂ／１０Ｂコードについては、｜Ｘ｜をＸ内のコ
ードバイトの数として、｜Ａ００｜＝｜Ａ０１｜＝｜Ａ
１０｜＝｜Ａ１１｜＝１２８である。
機能Ｔとコーダ状態機能Ｓである。一般にこれらは「状
態遷移インジケータＴ」および「コーダ状態インジケー
タＳ」と呼ばれるが、これら機能はここに示す２状態コ
ーダの実施では２進であるから、ここでは「状態遷移ビ
ットＴ」および「コーダ状態ビットＳ」と呼ぶ。 １．コーディングの原理 図１は本発明の実施例に用いられる２つのコーダ状
態と４つのコーダ状態遷移を示す状態遷移図を示す。一
般にｋビットデータバイトからｍビットコードバイトへ
の変換が行われる。時点ｎにおいてコードバイト群Ａｉ
ｊの内の１個のｍビットコードバイトが時刻ｎでの状態
ｉから時刻ｎ＋１での状態ｊへの遷移の結果として発生
される。但しｉ＝０，１、ｊ＝０，１である。ここで用
いる８Ｂ／１０Ｂコードについては、｜Ｘ｜をＸ内のコ
ードバイトの数として、｜Ａ００｜＝｜Ａ０１｜＝｜Ａ
１０｜＝｜Ａ１１｜＝１２８である。
【００１７】時刻ｎでのコーダ状態は時刻ｎ−１でのコ
ードバイトの発生後に達成される走行ディジタル和（Ｒ
ＤＳ）に等しい。ＲＤＳは２進ストリームのＮＲＺ変調
後、すなわち０を−１に１を＋１にマッピングした後に
計算される。状態０はＲＤＳ＝−１に、状態１はＲＤＳ
＝＋１に対応する。従ってＡ００とＡ１１のコードバイ
トのディスパリティは０（これらは０を５個、１を５個
有する）であり、Ａ０１とＡ１０のコードバイトのディ
スパリティは夫々＋２（４個の０と６個の１を有する）
および−２（６個の０と４個の１を有する）である。更
に、Ａ００，Ａ０１，Ａ１０，Ａ１１のコードバイトは
それらが次の四つの拘束条件を満足するように選ばれる
。 ａ） 同一記号の最大走行長についての拘束条件Ａ０
０，Ａ０１，Ａ１０，Ａ１１のコードバイトのいずれも
６個（あるいはそれ以上）の連続した０または１を含ま
ない。状態を０にするＡ００とＡ１０のコードバイトは
４個の０または３個の１では終らず、状態１にするコー
ドバイトＡ０１とＡ１１は４個の１または３個の０では
終らない。 更に、状態０からのＡ００とＡ０１内のコードバイトは
４個の１または３個の０でははじまらず、状態１から出
るＡ１０とＡ１１のコードバイトは４個の０または３個
の１でははじまらない。これらルールはコードバイトス
トリーム内の同一記号の最大走行長さが必ず５（Ｒ＝５
）となるようにするものである。 ｂ） 最小遷移密度についての拘束条件最小遷移密度
ＴＤｍｉｎ ＝４０％は、１の次に０があるいは０の次
に１があるならば１回の遷移が生じるごとくにコードバ
イトのすべてが少くとも４回の遷移を有するようにそれ
らを選ぶことにより保証される。 ｃ） ＲＤＳ値の最大数についての拘束条件ａ，ａ２
…ａ１０をＲＤＳ＝−１で状態０から出るＡ００また
はＡ０１内のコードバイトあるいはＲＤＳ＝＋１で状態
１から出るＡ１０またはＡ１１内のコードバイトとし、
ｂ，ｂ２ …ｂ１０を対応するＮＲＺ変調波形、すなわ
ちａｉ ＝１のときｂｉ ＝＋１、ａｉ ＝０のときｂ
ｉ ＝−１とする。Ａ００またはＡ０１内のコードバイ
トａ，ａ２ …ａ１０はｉ＝３，４，…，１０として−
３＜−１＋ｂ１＋ｂ２ ＋…＋ｂｉ ＜＋３となるよう
に選ばなければならず、Ａ１０またはＡ１１内のコード
バイトａ，ａ２ …ａ１０は−３＜１＋ｂ１ ＋ｂ２
＋…＋ｂｉ ＜＋３のように選ばれねばならない。これ
らルールはコードバイトストリーム内のＲＤＳが七つの
値、−３，−２，−１，０，＋１，＋２，＋３（Ｖ＝７
）のみをもつようにするものである。 ｄ） 同期バイトに関する拘束条件 フレーム同期化はデータ伝送前に同期バイトを送ること
で行われる。エンコーダが状態０（１）であるとき発生
されるこの同期バイトは０１０１１１１１００（１０１
０００００１１）に選ばれそして固有の同期パターン１
０１１１１１（０１０００００）を埋込む。同期バイト
ストリームはこのとき遷移密度５０％を有する。これら
コードバイトは、同期が失われた後にデコーダがコード
バイトの境界を再整合しうるように両同期パターンがコ
ードバイトストリームのどこにも発生しえないように選
ばれる。同期バイトまたはその補数とは１ビットだけ異
なるすべてのコードバイトも発生を許されない。これは
、遷移エラーのためにコードバイトが同期バイトとして
あるいは同期バイトがコードバイトとしてとり出される
確率を低下させる。逐次同期バイトからなる同期化シー
ケンスの伝送中にコーダ状態は夫々の同期バイト後に変
化する。すなわち２個の相補同期バイトが交互に用いら
れる。
ードバイトの発生後に達成される走行ディジタル和（Ｒ
ＤＳ）に等しい。ＲＤＳは２進ストリームのＮＲＺ変調
後、すなわち０を−１に１を＋１にマッピングした後に
計算される。状態０はＲＤＳ＝−１に、状態１はＲＤＳ
＝＋１に対応する。従ってＡ００とＡ１１のコードバイ
トのディスパリティは０（これらは０を５個、１を５個
有する）であり、Ａ０１とＡ１０のコードバイトのディ
スパリティは夫々＋２（４個の０と６個の１を有する）
および−２（６個の０と４個の１を有する）である。更
に、Ａ００，Ａ０１，Ａ１０，Ａ１１のコードバイトは
それらが次の四つの拘束条件を満足するように選ばれる
。 ａ） 同一記号の最大走行長についての拘束条件Ａ０
０，Ａ０１，Ａ１０，Ａ１１のコードバイトのいずれも
６個（あるいはそれ以上）の連続した０または１を含ま
ない。状態を０にするＡ００とＡ１０のコードバイトは
４個の０または３個の１では終らず、状態１にするコー
ドバイトＡ０１とＡ１１は４個の１または３個の０では
終らない。 更に、状態０からのＡ００とＡ０１内のコードバイトは
４個の１または３個の０でははじまらず、状態１から出
るＡ１０とＡ１１のコードバイトは４個の０または３個
の１でははじまらない。これらルールはコードバイトス
トリーム内の同一記号の最大走行長さが必ず５（Ｒ＝５
）となるようにするものである。 ｂ） 最小遷移密度についての拘束条件最小遷移密度
ＴＤｍｉｎ ＝４０％は、１の次に０があるいは０の次
に１があるならば１回の遷移が生じるごとくにコードバ
イトのすべてが少くとも４回の遷移を有するようにそれ
らを選ぶことにより保証される。 ｃ） ＲＤＳ値の最大数についての拘束条件ａ，ａ２
…ａ１０をＲＤＳ＝−１で状態０から出るＡ００また
はＡ０１内のコードバイトあるいはＲＤＳ＝＋１で状態
１から出るＡ１０またはＡ１１内のコードバイトとし、
ｂ，ｂ２ …ｂ１０を対応するＮＲＺ変調波形、すなわ
ちａｉ ＝１のときｂｉ ＝＋１、ａｉ ＝０のときｂ
ｉ ＝−１とする。Ａ００またはＡ０１内のコードバイ
トａ，ａ２ …ａ１０はｉ＝３，４，…，１０として−
３＜−１＋ｂ１＋ｂ２ ＋…＋ｂｉ ＜＋３となるよう
に選ばなければならず、Ａ１０またはＡ１１内のコード
バイトａ，ａ２ …ａ１０は−３＜１＋ｂ１ ＋ｂ２
＋…＋ｂｉ ＜＋３のように選ばれねばならない。これ
らルールはコードバイトストリーム内のＲＤＳが七つの
値、−３，−２，−１，０，＋１，＋２，＋３（Ｖ＝７
）のみをもつようにするものである。 ｄ） 同期バイトに関する拘束条件 フレーム同期化はデータ伝送前に同期バイトを送ること
で行われる。エンコーダが状態０（１）であるとき発生
されるこの同期バイトは０１０１１１１１００（１０１
０００００１１）に選ばれそして固有の同期パターン１
０１１１１１（０１０００００）を埋込む。同期バイト
ストリームはこのとき遷移密度５０％を有する。これら
コードバイトは、同期が失われた後にデコーダがコード
バイトの境界を再整合しうるように両同期パターンがコ
ードバイトストリームのどこにも発生しえないように選
ばれる。同期バイトまたはその補数とは１ビットだけ異
なるすべてのコードバイトも発生を許されない。これは
、遷移エラーのためにコードバイトが同期バイトとして
あるいは同期バイトがコードバイトとしてとり出される
確率を低下させる。逐次同期バイトからなる同期化シー
ケンスの伝送中にコーダ状態は夫々の同期バイト後に変
化する。すなわち２個の相補同期バイトが交互に用いら
れる。
【００１８】テーブル１と２は夫々１６１個および１２
９個の１０ビットバイトを夫々含む潜在的なコードバイ
トの２つのリストＰとＱを与える。Ａ００，Ａ０１，Ａ
１０およびＡ１１のコードバイトのリストは、Ａ００が
Ｐの部分集合、Ａ０１がＱの部分集合であり、Ａ１１＝
ＮＡ００およびＡ１０＝ＮＡ０１であるように選ばなく
てはならず、ＮＸはＸ内のすべてのバイトを補数とする
ことで得られる。この２つのリストＰとＱは上記のルー
ルに従って得られたものである。状態遷移ルールに従う
Ｐ，Ｑ、ＮＰおよびＮＱ内のバイトの連接は上記所望の
拘束条件を満足するバイトストリームをつくる。ＰとＮ
Ｐのみが共通のバイトを有すること、すなわちＱ内のバ
イトはＰ，ＮＰまたはＮＱには生ぜず、ＮＱ内のバイト
はＰ，ＮＰまたはＱには生じないことに注意され度い。 最後に、各状態には２５６個のコードバイトのみが必要
であるから、制御目的に使用可能なバイトの数はＰとＱ
内のバイトの数の和から２５６を引いたもの、すなわち
１６１＋１２９−２５６＝３４で与えられる。使用され
るべき（すなわちＲＯＭに記憶されるべき）実際のコー
ドバイト群については、１２８個のコードバイトが夫々
群ＰとＱから選ばれる。この選択は任意であり、あるい
は残りの１２８個のバイト群が特定の適用業務について
選ばれる他の拘束条件を満足するようにされうる。その
ような選択でキャンセルされる３４個のバイトは制御目
的用の特殊バイトとして使用可能である。
９個の１０ビットバイトを夫々含む潜在的なコードバイ
トの２つのリストＰとＱを与える。Ａ００，Ａ０１，Ａ
１０およびＡ１１のコードバイトのリストは、Ａ００が
Ｐの部分集合、Ａ０１がＱの部分集合であり、Ａ１１＝
ＮＡ００およびＡ１０＝ＮＡ０１であるように選ばなく
てはならず、ＮＸはＸ内のすべてのバイトを補数とする
ことで得られる。この２つのリストＰとＱは上記のルー
ルに従って得られたものである。状態遷移ルールに従う
Ｐ，Ｑ、ＮＰおよびＮＱ内のバイトの連接は上記所望の
拘束条件を満足するバイトストリームをつくる。ＰとＮ
Ｐのみが共通のバイトを有すること、すなわちＱ内のバ
イトはＰ，ＮＰまたはＮＱには生ぜず、ＮＱ内のバイト
はＰ，ＮＰまたはＱには生じないことに注意され度い。 最後に、各状態には２５６個のコードバイトのみが必要
であるから、制御目的に使用可能なバイトの数はＰとＱ
内のバイトの数の和から２５６を引いたもの、すなわち
１６１＋１２９−２５６＝３４で与えられる。使用され
るべき（すなわちＲＯＭに記憶されるべき）実際のコー
ドバイト群については、１２８個のコードバイトが夫々
群ＰとＱから選ばれる。この選択は任意であり、あるい
は残りの１２８個のバイト群が特定の適用業務について
選ばれる他の拘束条件を満足するようにされうる。その
ような選択でキャンセルされる３４個のバイトは制御目
的用の特殊バイトとして使用可能である。
【００１９】数Ｇビット／Ｓでの多バイトインターフェ
ースおよびエンコーダ／デコーダの実行を可能にする状
態遷移の原理を次に論じる。
ースおよびエンコーダ／デコーダの実行を可能にする状
態遷移の原理を次に論じる。
【００２０】要約すると、８Ｂ／１０Ｂコードは次の特
性を有する： ・並列バイト形コーディング ・直流分のないライン信号 ・Ｖ＝７（ＤＳＶ＝６） ・Ｒ＝５ ・ＴＤｍｉｎ ＝４０％ ・ＴＤａｖ＝６３％ ・単一ビット伝送エラーが１バイトのエラーを生じさせ
る（ブロックデコーダ） ・無効コードバイトを検出する能力 ・フレーミングと制御用の３４個の特殊バイトおよび１
個の同期バイト ・同期バイトは最小２桁ビットでコードバイトとは異な
る ・同期バイトストリームの遷移密度は５０％である・コ
ード性能を劣化させない多バイトインターフェース・非
常に高いチャンネルデータ速度での実行。 ２．状態遷移 エンコーダが状態０（１）のときＡ００とＡ０１（
Ａ１０とＡ１１）内のコードバイトへの２５６個のデー
タバイトＤ０ ，Ｄ１ …Ｄ７ の割当ては二つのルー
ルに従う：１） 特定のエンコーダ状態には無関係に
同一のコードバイトは二つの異なるデータバイトに割当
てられない。 ２） Ｄ７ ＝０の１２８個のバイトの内の１個が状
態０（１）のエンコーダの入力にあれば、そのエンコー
ダはリストＡ００（Ａ１１）から１個のコードバイトを
選ぶ。すなわちエンコーダの状態はそのコードバイトの
発生後には変化しない。Ｄ７ ＝１の１２８個のバイト
の内の１個が状態０（１）のエンコーダの入力にあれば
、そのエンコーダはリストＡ０１（Ａ１０）から１つの
コードバイトを選ぶ。すなわちこのエンコーダの状態は
そのコードバイトの発生後に変化する。
性を有する： ・並列バイト形コーディング ・直流分のないライン信号 ・Ｖ＝７（ＤＳＶ＝６） ・Ｒ＝５ ・ＴＤｍｉｎ ＝４０％ ・ＴＤａｖ＝６３％ ・単一ビット伝送エラーが１バイトのエラーを生じさせ
る（ブロックデコーダ） ・無効コードバイトを検出する能力 ・フレーミングと制御用の３４個の特殊バイトおよび１
個の同期バイト ・同期バイトは最小２桁ビットでコードバイトとは異な
る ・同期バイトストリームの遷移密度は５０％である・コ
ード性能を劣化させない多バイトインターフェース・非
常に高いチャンネルデータ速度での実行。 ２．状態遷移 エンコーダが状態０（１）のときＡ００とＡ０１（
Ａ１０とＡ１１）内のコードバイトへの２５６個のデー
タバイトＤ０ ，Ｄ１ …Ｄ７ の割当ては二つのルー
ルに従う：１） 特定のエンコーダ状態には無関係に
同一のコードバイトは二つの異なるデータバイトに割当
てられない。 ２） Ｄ７ ＝０の１２８個のバイトの内の１個が状
態０（１）のエンコーダの入力にあれば、そのエンコー
ダはリストＡ００（Ａ１１）から１個のコードバイトを
選ぶ。すなわちエンコーダの状態はそのコードバイトの
発生後には変化しない。Ｄ７ ＝１の１２８個のバイト
の内の１個が状態０（１）のエンコーダの入力にあれば
、そのエンコーダはリストＡ０１（Ａ１０）から１つの
コードバイトを選ぶ。すなわちこのエンコーダの状態は
そのコードバイトの発生後に変化する。
【００２１】ルール１は、入力のコードバイトを元のデ
ータバイトにマッピングするブロックデコーダとしてデ
コーダを実現しうるようにする。このブロックデコーダ
の入力の１０ビットバイト内のエラーは１個のデコード
されたデータバイトにのみエラーを生じさせる。デコー
ダ入力がＡ００，Ａ０１，Ａ１０およびＡ１１にない１
０ビットバイトであるならば、そのデコーダは無効コー
ドバイトの検出を示すフラグを出す。
ータバイトにマッピングするブロックデコーダとしてデ
コーダを実現しうるようにする。このブロックデコーダ
の入力の１０ビットバイト内のエラーは１個のデコード
されたデータバイトにのみエラーを生じさせる。デコー
ダ入力がＡ００，Ａ０１，Ａ１０およびＡ１１にない１
０ビットバイトであるならば、そのデコーダは無効コー
ドバイトの検出を示すフラグを出す。
【００２２】ルール２は一つのデータバイトの一つのビ
ットがエンコーダの状態を変えるようにする。すなわち
時刻ｎ＋１での次の状態は、時刻ｎでの入力データバイ
トの最終ビットが０、すなわちＤ７ （ｎ）＝０であれ
ば時刻ｎにおける現在の状態に等しく、Ｄ７ （ｎ）＝
１であれば時刻ｎ＋１での次の状態は時刻ｎでの現在の
状態に等しくない。Ｄ７ の選択は任意であり、そして
ｉ＝０，１，…，６として他の任意のビットＤｉ をエ
ンコーダ状態の変更のために選ぶことが出来る。Ｓ（ｎ
）を現在のエンコーダの状態、Ｓ（ｎ＋１）を次のエン
コーダ状態とする。上記の最も簡単な形での状態変化は
＊をＸＯＲ動作を表わすものとしてＳ（ｎ＋１）＝Ｓ（
ｎ）＊Ｄ７ （ｎ）で表わすことが出来る。
ットがエンコーダの状態を変えるようにする。すなわち
時刻ｎ＋１での次の状態は、時刻ｎでの入力データバイ
トの最終ビットが０、すなわちＤ７ （ｎ）＝０であれ
ば時刻ｎにおける現在の状態に等しく、Ｄ７ （ｎ）＝
１であれば時刻ｎ＋１での次の状態は時刻ｎでの現在の
状態に等しくない。Ｄ７ の選択は任意であり、そして
ｉ＝０，１，…，６として他の任意のビットＤｉ をエ
ンコーダ状態の変更のために選ぶことが出来る。Ｓ（ｎ
）を現在のエンコーダの状態、Ｓ（ｎ＋１）を次のエン
コーダ状態とする。上記の最も簡単な形での状態変化は
＊をＸＯＲ動作を表わすものとしてＳ（ｎ＋１）＝Ｓ（
ｎ）＊Ｄ７ （ｎ）で表わすことが出来る。
【００２３】状態変化の原理は一般化されそして他のエ
ンコーダで使用しうる。図１が｜Ａ００｜＝｜Ａ１１｜
および｜Ａ０１｜＝｜Ａ１０｜のｋＢ／ｍＢコード用の
２状態エンコーダを示すものとする。各状態で発生しう
るｍビットコードバイトの総数は｜Ａ００｜＋｜Ａ０１
｜＝｜Ａ１０｜＋｜Ａ１１｜＝２ｋ である。この場合
の状態変化はＳ（ｎ＋１）＝Ｓ（ｎ）＊Ｔ（ｎ）で表わ
される。この状態遷移変数Ｔ（ｎ）は入力バイトの関数
であり、すなわち、｜Ａ００｜ケースで値０、他のケー
スで１とするとＴ（ｎ）＝ｆ（Ｄ０ （ｎ），Ｄ１ （
ｎ），…，Ｄｋ＋１ （ｎ））である。ここに述べる８
Ｂ／１０Ｂコーディング法ではｆ（Ｄ０ （ｎ），Ｄ１
（ｎ），…，Ｄ７ （ｎ））＝Ｄ７ （ｎ）である。 ３．実 行 ８Ｂ／１０Ｂブロックコーダ／デコーダは２または
４バイトについて並列に動作することが望ましい。イン
ターフェースのデータパス幅に合わせるための独立ブロ
ックコーダの複数のグループはコードの状態が主として
ＤＳＶの増加により低下するから好ましくない。
ンコーダで使用しうる。図１が｜Ａ００｜＝｜Ａ１１｜
および｜Ａ０１｜＝｜Ａ１０｜のｋＢ／ｍＢコード用の
２状態エンコーダを示すものとする。各状態で発生しう
るｍビットコードバイトの総数は｜Ａ００｜＋｜Ａ０１
｜＝｜Ａ１０｜＋｜Ａ１１｜＝２ｋ である。この場合
の状態変化はＳ（ｎ＋１）＝Ｓ（ｎ）＊Ｔ（ｎ）で表わ
される。この状態遷移変数Ｔ（ｎ）は入力バイトの関数
であり、すなわち、｜Ａ００｜ケースで値０、他のケー
スで１とするとＴ（ｎ）＝ｆ（Ｄ０ （ｎ），Ｄ１ （
ｎ），…，Ｄｋ＋１ （ｎ））である。ここに述べる８
Ｂ／１０Ｂコーディング法ではｆ（Ｄ０ （ｎ），Ｄ１
（ｎ），…，Ｄ７ （ｎ））＝Ｄ７ （ｎ）である。 ３．実 行 ８Ｂ／１０Ｂブロックコーダ／デコーダは２または
４バイトについて並列に動作することが望ましい。イン
ターフェースのデータパス幅に合わせるための独立ブロ
ックコーダの複数のグループはコードの状態が主として
ＤＳＶの増加により低下するから好ましくない。
【００２４】本発明の方法ではパイプライン動作および
２入力ＸＯＲゲート機能により限定される単一帰還状態
変数を与えることにより実行される。この新しいコーデ
ィング法は多バイトインターフェースについて互いに独
立したコーダを設計するために固有の能力を与えるもの
である。 ３ａ．基本コーダユニット 図２、３、４は本発明により動作する基本コーダユ
ニットの異なった形式を示す。このユニットはその入力
にデータバイトを受け、そしてその出力にエンコードさ
れたバイト（または後に示すように「コードバイト」）
を出す。
２入力ＸＯＲゲート機能により限定される単一帰還状態
変数を与えることにより実行される。この新しいコーデ
ィング法は多バイトインターフェースについて互いに独
立したコーダを設計するために固有の能力を与えるもの
である。 ３ａ．基本コーダユニット 図２、３、４は本発明により動作する基本コーダユ
ニットの異なった形式を示す。このユニットはその入力
にデータバイトを受け、そしてその出力にエンコードさ
れたバイト（または後に示すように「コードバイト」）
を出す。
【００２５】図２のコーダユニットではレジスタ１１が
エンコード中のｋビットデータバイトＤＢ（Ｎ）および
夫々のデータバイトがエンコードされるときのエンコー
ダ状態を示すコーダ状態ビットＳ（Ｎ）を保持する。こ
のレジスタの内容はライン１７のクロック信号ＣＬ−１
によりロードされている。このデータバイトはライン１
３（ｋ本の並列ビットライン）上に、状態ビットはライ
ン１５上にある。これらは一緒にエンコーダ１９に与え
られる。エンコーダ１９はライン１３と１５の入力によ
りアドレスされるときその出力ライン２１にｍビットコ
ードバイトＣＢ（Ｎ）を出す単なるルックアップテーブ
ルである。これはライン１７のクロック信号ＣＬ−１の
次のパルスの制御により出力レジスタ２３に記憶される
。コードバイトはシフトクロック信号ＣＬ−２がライン
４４に与えられるとき出力ライン２５に得られる（直列
）。
エンコード中のｋビットデータバイトＤＢ（Ｎ）および
夫々のデータバイトがエンコードされるときのエンコー
ダ状態を示すコーダ状態ビットＳ（Ｎ）を保持する。こ
のレジスタの内容はライン１７のクロック信号ＣＬ−１
によりロードされている。このデータバイトはライン１
３（ｋ本の並列ビットライン）上に、状態ビットはライ
ン１５上にある。これらは一緒にエンコーダ１９に与え
られる。エンコーダ１９はライン１３と１５の入力によ
りアドレスされるときその出力ライン２１にｍビットコ
ードバイトＣＢ（Ｎ）を出す単なるルックアップテーブ
ルである。これはライン１７のクロック信号ＣＬ−１の
次のパルスの制御により出力レジスタ２３に記憶される
。コードバイトはシフトクロック信号ＣＬ−２がライン
４４に与えられるとき出力ライン２５に得られる（直列
）。
【００２６】次のデータバイトＤＢ（Ｎ＋１）は入力ラ
イン２７に与えられる。次のコーダ状態ビットＳ（Ｎ＋
１）は前に概説したように前のコーダ状態ビットＳ（Ｎ
）と前のデータバイトの関数とにもとづきライン２９に
発生される。コーダ状態は前のデータバイトＤＢ（Ｎ）
からとり出される２進関数により変化されあるいは変化
されない。排他ＯＲ（ＸＯＲ）ゲート３１が設けられ、
その２つの入力はライン１５上の前のコーダ状態ビット
Ｓ（Ｎ）とライン３３上の２進状態遷移関数Ｔを受け、
その出力３５は新しいコーダ状態ビットを出す。 論理回路３７は前のデータバイトＤＢ（Ｎ）のビットか
ら２進状態遷移関数Ｔ（状態遷移ビットＴ）をとり出す
ためのものである。ライン１７にクロック信号ＣＬ−１
の次のクロックパルスが生じると、この新しいデータバ
イトＤＢ（Ｎ＋１）と新しいコーダ状態ビットＳ（Ｎ＋
１）がレジスタ１１にロードされる。
イン２７に与えられる。次のコーダ状態ビットＳ（Ｎ＋
１）は前に概説したように前のコーダ状態ビットＳ（Ｎ
）と前のデータバイトの関数とにもとづきライン２９に
発生される。コーダ状態は前のデータバイトＤＢ（Ｎ）
からとり出される２進関数により変化されあるいは変化
されない。排他ＯＲ（ＸＯＲ）ゲート３１が設けられ、
その２つの入力はライン１５上の前のコーダ状態ビット
Ｓ（Ｎ）とライン３３上の２進状態遷移関数Ｔを受け、
その出力３５は新しいコーダ状態ビットを出す。 論理回路３７は前のデータバイトＤＢ（Ｎ）のビットか
ら２進状態遷移関数Ｔ（状態遷移ビットＴ）をとり出す
ためのものである。ライン１７にクロック信号ＣＬ−１
の次のクロックパルスが生じると、この新しいデータバ
イトＤＢ（Ｎ＋１）と新しいコーダ状態ビットＳ（Ｎ＋
１）がレジスタ１１にロードされる。
【００２７】レジスタ１１、ＸＯＲゲート３１および論
理回路３７は図２に点線ブロックで示す、以下ＤＲＣＳ
ブロック３９と記す「データレジスタおよびコーダ状態
ブロック」３９を形成する。この基本エンコーダユニッ
トは２つのパイプライン段を含み、段１は次のデータバ
イトＤＢ（Ｎ＋１）のコーディングを用意するＤＲＣＳ
ブロック３９からなり、段２はデータバイトＤＢ（Ｎ）
とそれに関連する状態ビットＳ（Ｎ）をコードバイトＣ
Ｂ（Ｎ）に変換する単なるテーブルルックアップ機能を
もつ実際のエンコーダである。
理回路３７は図２に点線ブロックで示す、以下ＤＲＣＳ
ブロック３９と記す「データレジスタおよびコーダ状態
ブロック」３９を形成する。この基本エンコーダユニッ
トは２つのパイプライン段を含み、段１は次のデータバ
イトＤＢ（Ｎ＋１）のコーディングを用意するＤＲＣＳ
ブロック３９からなり、段２はデータバイトＤＢ（Ｎ）
とそれに関連する状態ビットＳ（Ｎ）をコードバイトＣ
Ｂ（Ｎ）に変換する単なるテーブルルックアップ機能を
もつ実際のエンコーダである。
【００２８】図３にはこれと幾分似た基本コーダユニッ
トが示してある。このコーダユニットではライン３３の
状態遷移ビットＴは夫々のデータバイトの最後のビット
（Ｄ７）に同一である。これは図３に示すように論理回
路３７を不要にする。更に、図３は好適なデータバイト
長を８ビット、コードバイト長を１０ビットとして示し
てある。かくしてこのコーダは８／１０コーダである。
トが示してある。このコーダユニットではライン３３の
状態遷移ビットＴは夫々のデータバイトの最後のビット
（Ｄ７）に同一である。これは図３に示すように論理回
路３７を不要にする。更に、図３は好適なデータバイト
長を８ビット、コードバイト長を１０ビットとして示し
てある。かくしてこのコーダは８／１０コーダである。
【００２９】ＤＲＣＳブロックの他の例を図４に示す。
このＤＲＣＳブロックは本発明の一つの重要な利点であ
る複数の基本コーダユニットの並列配置に特に適してい
る。このＤＲＣＫブロック４０はコード化されるべきデ
ータバイトＤＢ（Ｎ）と関連するエンコーダ状態ビット
Ｓ（Ｎ）を保持するレジスタ１１を有する。これらは夫
々出力ライン１３と１５に出る。次のデータバイトＤＢ
（Ｎ＋１）はライン２７から入る。しかしながら、次の
コーダ状態ビットＳ（Ｎ＋ｑ）はライン３０上の他の部
分から与えられる。他のコーダ状態ビットＳ（Ｎ＋ｑ＋
１）は、コーダ状態ビットＳ（Ｎ＋ｑ）を、ライン２７
にある次のデータバイトＤＢ（Ｎ＋ｑ）から論理回路３
７によりとり出されるライン３４上の状態遷移ビットＴ
（Ｎ＋ｑ）と組合せることにより、ＸＯＲゲート３２で
とり出される。このコーダ状態ビットＳ（Ｎ＋ｑ＋１）
はライン３６に出る（勿論、論理回路３７を省略しライ
ン３４をデータビットライン２７の内の１本に接続する
ことによりこの実施例の設計を更に簡単にすることも出
来る）。
る複数の基本コーダユニットの並列配置に特に適してい
る。このＤＲＣＫブロック４０はコード化されるべきデ
ータバイトＤＢ（Ｎ）と関連するエンコーダ状態ビット
Ｓ（Ｎ）を保持するレジスタ１１を有する。これらは夫
々出力ライン１３と１５に出る。次のデータバイトＤＢ
（Ｎ＋１）はライン２７から入る。しかしながら、次の
コーダ状態ビットＳ（Ｎ＋ｑ）はライン３０上の他の部
分から与えられる。他のコーダ状態ビットＳ（Ｎ＋ｑ＋
１）は、コーダ状態ビットＳ（Ｎ＋ｑ）を、ライン２７
にある次のデータバイトＤＢ（Ｎ＋ｑ）から論理回路３
７によりとり出されるライン３４上の状態遷移ビットＴ
（Ｎ＋ｑ）と組合せることにより、ＸＯＲゲート３２で
とり出される。このコーダ状態ビットＳ（Ｎ＋ｑ＋１）
はライン３６に出る（勿論、論理回路３７を省略しライ
ン３４をデータビットライン２７の内の１本に接続する
ことによりこの実施例の設計を更に簡単にすることも出
来る）。
【００３０】前述したように、このエンコーダの原理は
エンコーダのパイプライン動作並びに並列動作を可能に
する。夫々変更されたＤＲＣＳブロック４０（例えば図
４）およびエンコーダ１９を含むいくつかの基本コーダ
ユニットを並列に組合せることが出来、そしてコーダ状
態ビットを桁上げ機能のように１つのセクションから次
へと伝ぱんさせることにより夫々から同時にとり出すこ
とが出来る。 ３ｂ．多バイトエンコーダ（ワードエンコーダ） ４
個の並列コーダセクションを含むエンコーダのブロック
図を図５に示す。このセクションの数をシステムの必要
に応じて増加（例えば８個または１６個）することも勿
論可能である。
エンコーダのパイプライン動作並びに並列動作を可能に
する。夫々変更されたＤＲＣＳブロック４０（例えば図
４）およびエンコーダ１９を含むいくつかの基本コーダ
ユニットを並列に組合せることが出来、そしてコーダ状
態ビットを桁上げ機能のように１つのセクションから次
へと伝ぱんさせることにより夫々から同時にとり出すこ
とが出来る。 ３ｂ．多バイトエンコーダ（ワードエンコーダ） ４
個の並列コーダセクションを含むエンコーダのブロック
図を図５に示す。このセクションの数をシステムの必要
に応じて増加（例えば８個または１６個）することも勿
論可能である。
【００３１】図５において、図２、３、４と同じである
が複数となっている要素は同じ参照番号に文字を付して
示してある。４個のＤＲＣＳブロック４０Ａ，４０Ｂ，
４０Ｃ，４０Ｄが設けられ、夫々がその入力ライン（２
７Ａ…２７Ｄ）に１つの入力データバイトを受けてその
出力ライン（１３Ａ…１３Ｄ；１５Ａ…１５Ｄ）にエン
コードされるべきデータバイトＤＢと対応するコーダ状
態ビットＳを出す。夫々のＤＲＣＳブロックの、次のセ
クションのためのコーダ状態ビットを出す出力（３６Ａ
…３６Ｄ）は次のデータバイト用にＤＲＣＳブロックの
入力（３０Ｂ，３０Ｃ，３０Ｄ，３０Ａ）に接続する。 他方、最終セクションＤとはじめのセクションＡとの間
、すなわち出力３６Ｄと入力３０Ａとの間のもどり接続
には最終セクションで発生されるコーダ状態ビットが１
クロックインターバル後に第１セクションに入るように
クロックされる遅延段４２が設けてある。これにより４
バイト並列エンコーダ（ワードエンコーダ）のパイプラ
イン段１が構成される。
が複数となっている要素は同じ参照番号に文字を付して
示してある。４個のＤＲＣＳブロック４０Ａ，４０Ｂ，
４０Ｃ，４０Ｄが設けられ、夫々がその入力ライン（２
７Ａ…２７Ｄ）に１つの入力データバイトを受けてその
出力ライン（１３Ａ…１３Ｄ；１５Ａ…１５Ｄ）にエン
コードされるべきデータバイトＤＢと対応するコーダ状
態ビットＳを出す。夫々のＤＲＣＳブロックの、次のセ
クションのためのコーダ状態ビットを出す出力（３６Ａ
…３６Ｄ）は次のデータバイト用にＤＲＣＳブロックの
入力（３０Ｂ，３０Ｃ，３０Ｄ，３０Ａ）に接続する。 他方、最終セクションＤとはじめのセクションＡとの間
、すなわち出力３６Ｄと入力３０Ａとの間のもどり接続
には最終セクションで発生されるコーダ状態ビットが１
クロックインターバル後に第１セクションに入るように
クロックされる遅延段４２が設けてある。これにより４
バイト並列エンコーダ（ワードエンコーダ）のパイプラ
イン段１が構成される。
【００３２】更に、夫々１データバイトをエンコードし
そして夫々の出力ライン（２１Ａ…２１Ｄ）にコードバ
イトを出す４個のエンコーダ１９Ａ，１９Ｂ，１９Ｃ，
１９Ｄ（ルックアップテーブル）が設けられる。これら
エンコーダは並列バイトエンコーダ（ワードエンコーダ
）のパイプライン段２を構成する。コード化されたバイ
トはライン１７上のクロック信号ＣＬ−１の制御により
出力レジスタ（２３Ａ…２３Ｄ）にロードされる。これ
らはライン４４上のシフトクロック信号ＣＬ−２の制御
により出力ライン２６に直列形式で出される。このシフ
トクロック信号の周波数はワードクロック信号ＣＬ−１
の４０倍である。
そして夫々の出力ライン（２１Ａ…２１Ｄ）にコードバ
イトを出す４個のエンコーダ１９Ａ，１９Ｂ，１９Ｃ，
１９Ｄ（ルックアップテーブル）が設けられる。これら
エンコーダは並列バイトエンコーダ（ワードエンコーダ
）のパイプライン段２を構成する。コード化されたバイ
トはライン１７上のクロック信号ＣＬ−１の制御により
出力レジスタ（２３Ａ…２３Ｄ）にロードされる。これ
らはライン４４上のシフトクロック信号ＣＬ−２の制御
により出力ライン２６に直列形式で出される。このシフ
トクロック信号の周波数はワードクロック信号ＣＬ−１
の４０倍である。
【００３３】動作は次の通りである。ある時点でＤＲＣ
Ｓブロック（データレジスタおよびコーダ状態ブロック
）は４個のデータバイトＤＢ（Ｎ）…ＤＢ（Ｎ＋３）お
よびそれらに関連するコーダ状態ビットＳ（Ｎ）…Ｓ（
Ｎ＋３）を保持する。これらは出力ライン１３Ａ…１３
Ｄと１５Ａ…１５Ｄにおいても使用可能であり、エンコ
ーダ出力２１Ａ…２１Ｄにコード化されたバイトＣＢ（
Ｎ）…ＣＢ（Ｎ＋３）が同時に生じるようにエンコーダ
１９Ａ…１９Ｄをアドレスする。
Ｓブロック（データレジスタおよびコーダ状態ブロック
）は４個のデータバイトＤＢ（Ｎ）…ＤＢ（Ｎ＋３）お
よびそれらに関連するコーダ状態ビットＳ（Ｎ）…Ｓ（
Ｎ＋３）を保持する。これらは出力ライン１３Ａ…１３
Ｄと１５Ａ…１５Ｄにおいても使用可能であり、エンコ
ーダ出力２１Ａ…２１Ｄにコード化されたバイトＣＢ（
Ｎ）…ＣＢ（Ｎ＋３）が同時に生じるようにエンコーダ
１９Ａ…１９Ｄをアドレスする。
【００３４】またこの時点でＤＲＣＳブロックの入力に
は入力データバイトＤＢ（Ｎ＋４）…ＤＢ（Ｎ＋７）が
生じる。コーダ状態ビットＳ（Ｎ＋４）は遅延ユニット
４２からＤＲＣＳブロック４０Ａの入力に出るが、コー
ダ状態ビットＳ（Ｎ＋５）…Ｓ（Ｎ＋７）はＤＲＣＳブ
ロック４０Ａ，４０Ｂ，４０Ｃの内部で発生されて夫々
隣りのＤＲＣＳブロック４０Ｂ，４０Ｃ，４０Ｄに出さ
れる。このように、パイプライン段１の出力にはデータ
バイトＤＢ（Ｎ）…ＤＢ（Ｎ＋３）とそれらに対応する
コーダ状態ビットが出るが、パイプライン段１の入力は
次のデータバイト群（ワード）ＤＢ（Ｎ＋４）…ＤＢ（
Ｎ＋７）およびそれに対応するコーダ状態ビットを待つ
。
は入力データバイトＤＢ（Ｎ＋４）…ＤＢ（Ｎ＋７）が
生じる。コーダ状態ビットＳ（Ｎ＋４）は遅延ユニット
４２からＤＲＣＳブロック４０Ａの入力に出るが、コー
ダ状態ビットＳ（Ｎ＋５）…Ｓ（Ｎ＋７）はＤＲＣＳブ
ロック４０Ａ，４０Ｂ，４０Ｃの内部で発生されて夫々
隣りのＤＲＣＳブロック４０Ｂ，４０Ｃ，４０Ｄに出さ
れる。このように、パイプライン段１の出力にはデータ
バイトＤＢ（Ｎ）…ＤＢ（Ｎ＋３）とそれらに対応する
コーダ状態ビットが出るが、パイプライン段１の入力は
次のデータバイト群（ワード）ＤＢ（Ｎ＋４）…ＤＢ（
Ｎ＋７）およびそれに対応するコーダ状態ビットを待つ
。
【００３５】そして、次のワードクロック信号ＣＬ−１
のパルスが生じると、コード化されたバイトＣＢ（Ｎ）
…ＣＢ（Ｎ＋３）が出力レジスタ２３Ａ…２３Ｄにロー
ドされ新しいデータバイトＤＢ（Ｎ＋４）…ＤＢ（Ｎ＋
７）がＤＲＣＳブロック内のパイプラインレジスタにロ
ードされ、そして、前のデータバイトＤＢ（Ｎ）…ＤＢ
（Ｎ＋３）が消える。データバイトＤＢ（Ｎ＋７）とコ
ーダ状態ビットＳ（Ｎ＋７）からすでにとり出されてい
るコーダ状態ビットＳ（Ｎ＋８）はクロックされる遅延
段４２に記憶されそして次のデータバイト群ＤＢ（Ｎ＋
８）ｆｆを処理すべきときに使用される。
のパルスが生じると、コード化されたバイトＣＢ（Ｎ）
…ＣＢ（Ｎ＋３）が出力レジスタ２３Ａ…２３Ｄにロー
ドされ新しいデータバイトＤＢ（Ｎ＋４）…ＤＢ（Ｎ＋
７）がＤＲＣＳブロック内のパイプラインレジスタにロ
ードされ、そして、前のデータバイトＤＢ（Ｎ）…ＤＢ
（Ｎ＋３）が消える。データバイトＤＢ（Ｎ＋７）とコ
ーダ状態ビットＳ（Ｎ＋７）からすでにとり出されてい
るコーダ状態ビットＳ（Ｎ＋８）はクロックされる遅延
段４２に記憶されそして次のデータバイト群ＤＢ（Ｎ＋
８）ｆｆを処理すべきときに使用される。
【００３６】４個の連続するコーダ状態ビットの同時発
生により可能となるこのパイプライン形の並列処理は非
常に高い動作をもたらすものである。コード化されない
データ速度を２４０Ｍバイト／Ｓとすると、これにより
得られる直列エンコードデータ速度（出力ライン２６で
の）は２．４Ｇビット／Ｓであり、これは１６．７ｎｓ
のエンコーダサイクル時間に相当する。 ３ｃ．８Ｂ／１０Ｂブロックコーダの詳細 図６、７
は図５に示す原理を用いる多バイトブロックエンコーダ
の詳細回路図である。ここにおいても図２−４に示す要
素には同じ参照番号を用いている。このエンコーダは４
個のパイプラインレジスタ１１Ａ…１１Ｄ、４個のエン
コーダ（ルックアップテーブル）１９Ａ…１９Ｄおよび
４個の出力レジスタ２３Ａ…２３Ｄを含む。
生により可能となるこのパイプライン形の並列処理は非
常に高い動作をもたらすものである。コード化されない
データ速度を２４０Ｍバイト／Ｓとすると、これにより
得られる直列エンコードデータ速度（出力ライン２６で
の）は２．４Ｇビット／Ｓであり、これは１６．７ｎｓ
のエンコーダサイクル時間に相当する。 ３ｃ．８Ｂ／１０Ｂブロックコーダの詳細 図６、７
は図５に示す原理を用いる多バイトブロックエンコーダ
の詳細回路図である。ここにおいても図２−４に示す要
素には同じ参照番号を用いている。このエンコーダは４
個のパイプラインレジスタ１１Ａ…１１Ｄ、４個のエン
コーダ（ルックアップテーブル）１９Ａ…１９Ｄおよび
４個の出力レジスタ２３Ａ…２３Ｄを含む。
【００３７】状態の更新は４個のＸＯＲゲート３２Ａ…
３２Ｄの連鎖で行われ、そして状態更新は４バイトワー
ドにまたがり徐々に広がり４個のコーダ状態ビットＳの
すべてを更新する。クロックされる１ビット遅延段４２
は次のクロックインターバルまで最後のＸＯＲゲート３
２Ｄの出力を保持して第１のパイプラインレジスタ１１
Ａについて使用しうるようにする。
３２Ｄの連鎖で行われ、そして状態更新は４バイトワー
ドにまたがり徐々に広がり４個のコーダ状態ビットＳの
すべてを更新する。クロックされる１ビット遅延段４２
は次のクロックインターバルまで最後のＸＯＲゲート３
２Ｄの出力を保持して第１のパイプラインレジスタ１１
Ａについて使用しうるようにする。
【００３８】入力データバイトがエンコーダの第１パイ
プライン段に入る前にそれを保持するために４個の入力
レジスタ５１Ａ…５１Ｄが設けてある。これらはライン
１７のクロック信号ＣＬ−１の制御により新しいデータ
バイトでロードされる。各データバイトＤＢの個々のビ
ットをＤ０…Ｄ７で示す。
プライン段に入る前にそれを保持するために４個の入力
レジスタ５１Ａ…５１Ｄが設けてある。これらはライン
１７のクロック信号ＣＬ−１の制御により新しいデータ
バイトでロードされる。各データバイトＤＢの個々のビ
ットをＤ０…Ｄ７で示す。
【００３９】図６、７の実施例はすべてのデータバイト
レジスタ内の付加ビットＺおよびデータビットラインＤ
０…Ｄ７に並列の入力ラインＺを示す。この付加ビット
は夫々のデータバイトが実際のデータバイト（Ｚ＝０）
を構成するか制御バイト（Ｚ＝１）を構成するかを決定
する。前述したように、この新しいコーディングでは多
数の制御バイトが可能であり、それらはデータバイトか
ら区別されねばならない。これら制御ビットＺもパイプ
ラインレジスタに入れられ、そして関連するデータバイ
トＤＢ（Ｎ）と状態ビットＳ（Ｎ）と共にエンコーダル
ックアップテーブル（１９Ａ等）をアクセスするための
組合せアドレスとして用いられる。夫々のアドレスビッ
トをＡ０…Ａ７，Ａ８；Ａ９で示している。
レジスタ内の付加ビットＺおよびデータビットラインＤ
０…Ｄ７に並列の入力ラインＺを示す。この付加ビット
は夫々のデータバイトが実際のデータバイト（Ｚ＝０）
を構成するか制御バイト（Ｚ＝１）を構成するかを決定
する。前述したように、この新しいコーディングでは多
数の制御バイトが可能であり、それらはデータバイトか
ら区別されねばならない。これら制御ビットＺもパイプ
ラインレジスタに入れられ、そして関連するデータバイ
トＤＢ（Ｎ）と状態ビットＳ（Ｎ）と共にエンコーダル
ックアップテーブル（１９Ａ等）をアクセスするための
組合せアドレスとして用いられる。夫々のアドレスビッ
トをＡ０…Ａ７，Ａ８；Ａ９で示している。
【００４０】各エンコーダテーブルはパイプラインレジ
スタ（１１Ａ等）にある１０ビット入力でアドレスされ
る、２１０個（すなわち１０２４個）の１０ビットコー
ドバイトを記憶するＲＯＭである。このように、パイプ
ライン段２で行われる残りのエンコードプロセスは１つ
の１０ビットバイト群から他の群への単なる変換である
。
スタ（１１Ａ等）にある１０ビット入力でアドレスされ
る、２１０個（すなわち１０２４個）の１０ビットコー
ドバイトを記憶するＲＯＭである。このように、パイプ
ライン段２で行われる残りのエンコードプロセスは１つ
の１０ビットバイト群から他の群への単なる変換である
。
【００４１】各ルックアップテーブル１９Ａ…１９Ｄの
出力は１０ビットコードバイトＱ０…Ｑ９であり、これ
は出力レジスタ（２３Ａ…２３Ｄ）に移される（ライン
１７のクロック信号の制御により）。
出力は１０ビットコードバイトＱ０…Ｑ９であり、これ
は出力レジスタ（２３Ａ…２３Ｄ）に移される（ライン
１７のクロック信号の制御により）。
【００４２】４個の出力レジスタ２３Ａ…２３Ｄの内容
は特殊なロードクロック信号（ライン５３上）の制御に
よりシリアライザ５５に移される。このシリアライザは
その入力の４０ビット（４バイト）ワードを出力ライン
２６上で４０個の直列ビットのストリームに変換し、４
個の直列コードバイトを表わす（ライン４４のシフトク
ロックＣＬ−２の制御による）。
は特殊なロードクロック信号（ライン５３上）の制御に
よりシリアライザ５５に移される。このシリアライザは
その入力の４０ビット（４バイト）ワードを出力ライン
２６上で４０個の直列ビットのストリームに変換し、４
個の直列コードバイトを表わす（ライン４４のシフトク
ロックＣＬ−２の制御による）。
【００４３】この回路の動作のこれ以上の説明は、それ
が図５について述べたエンコーダのそれと同じであるか
ら必要ではない。 ３ｄ．１０Ｂ／８Ｂデコーダの説明 直列１０ビットコードバイトを表わすビットストリ
ームを８ビットデータバイトに変更するデコーダを図８
、９に示す。
が図５について述べたエンコーダのそれと同じであるか
ら必要ではない。 ３ｄ．１０Ｂ／８Ｂデコーダの説明 直列１０ビットコードバイトを表わすビットストリ
ームを８ビットデータバイトに変更するデコーダを図８
、９に示す。
【００４４】一つのバイトのデコーディングは前に伝送
されたバイトには全く依存せずそしてルックアップテー
ブルにより行われる。このブロックコードの特徴は伝送
ビットエラーにより生じるエラーの伝ぱんを防止する。 その結果、デコーダはエンコーダにおけるような状態ビ
ットを処理するための部分を必要としない。
されたバイトには全く依存せずそしてルックアップテー
ブルにより行われる。このブロックコードの特徴は伝送
ビットエラーにより生じるエラーの伝ぱんを防止する。 その結果、デコーダはエンコーダにおけるような状態ビ
ットを処理するための部分を必要としない。
【００４５】入力ライン５７のコード化されたビットス
トリームはライン６１のシフトクロックの制御によりデ
シリアライザ５９に入る。シリアライザはライン６３に
ワードクロックを発生する（これは夫々４バイトの各群
についてすなわち各ワードについて１個のクロックパル
スを出す）。
トリームはライン６１のシフトクロックの制御によりデ
シリアライザ５９に入る。シリアライザはライン６３に
ワードクロックを発生する（これは夫々４バイトの各群
についてすなわち各ワードについて１個のクロックパル
スを出す）。
【００４６】４個のコードバイトＣＢ（Ｎ）…ＣＢ（Ｎ
＋３）はシリアライザにおいてワードクロック信号の制
御により４個のデコーダ入力レジスタ６５Ａ…６５Ｄに
移される。これらレジスタの出力（各コードバイトのビ
ットＢ０…Ｂ９）は４個のデコーダテーブル（ルックア
ップテーブル）６７Ａ…６７Ｄをアドレスする。それら
の出力は、デコードされたデータバイト（夫々ビットＰ
０…Ｐ７）を含む）と、関連するデータバイトがデータ
バイトか制御バイトかを決定する関連制御ビットＺ（Ｐ
８）との組合せである。
＋３）はシリアライザにおいてワードクロック信号の制
御により４個のデコーダ入力レジスタ６５Ａ…６５Ｄに
移される。これらレジスタの出力（各コードバイトのビ
ットＢ０…Ｂ９）は４個のデコーダテーブル（ルックア
ップテーブル）６７Ａ…６７Ｄをアドレスする。それら
の出力は、デコードされたデータバイト（夫々ビットＰ
０…Ｐ７）を含む）と、関連するデータバイトがデータ
バイトか制御バイトかを決定する関連制御ビットＺ（Ｐ
８）との組合せである。
【００４７】デコードされたデータバイト、この例では
ＤＢ（Ｎ−４）…ＤＢ（Ｎ−１）と夫々の制御ビットＺ
はライン６３のワードクロックの制御により４個のデコ
ーダ出力レジスタ６９Ａ…６９Ｄに記憶される。各バイ
トは夫々の出力ラインＤ０…Ｄ７（７１Ａ…７１Ｄ）と
Ｚ（７３Ａ…７３Ｄ）に生じる。 ４．変更例 上記した基本ユニットと実施例に対する変更または
改良を次に述べる。 ４ａ．変更基本コーダユニット 図４においてＤＲＣＳブロック（データレジスタお
よびコーダ状態ブロック）は数個（例えば４個）の入力
データバイトの同時処理を可能にするための並列構成に
適するものとして示されている。そのようなユニットが
使用される場合、並列セクションの内の最後のセクショ
ンの状態ビットＳが新しい値となるまで新しい入力デー
タバイト群の適用後にある遷移時間が必要である。この
遷移時間は論理ユニット３７（すべての並列セクション
でそれらの状態が同時に変わる）の遷移時間と直列接続
されるすべての並列セクションのＸＯＲゲート３２を通
じて新しい状態値がリップルするに要する時間の和に等
しい。このように、使用しうるライン１７上のクロック
信号ＣＬ−１の最高周波数はこの遷移時間によりきまる
。
ＤＢ（Ｎ−４）…ＤＢ（Ｎ−１）と夫々の制御ビットＺ
はライン６３のワードクロックの制御により４個のデコ
ーダ出力レジスタ６９Ａ…６９Ｄに記憶される。各バイ
トは夫々の出力ラインＤ０…Ｄ７（７１Ａ…７１Ｄ）と
Ｚ（７３Ａ…７３Ｄ）に生じる。 ４．変更例 上記した基本ユニットと実施例に対する変更または
改良を次に述べる。 ４ａ．変更基本コーダユニット 図４においてＤＲＣＳブロック（データレジスタお
よびコーダ状態ブロック）は数個（例えば４個）の入力
データバイトの同時処理を可能にするための並列構成に
適するものとして示されている。そのようなユニットが
使用される場合、並列セクションの内の最後のセクショ
ンの状態ビットＳが新しい値となるまで新しい入力デー
タバイト群の適用後にある遷移時間が必要である。この
遷移時間は論理ユニット３７（すべての並列セクション
でそれらの状態が同時に変わる）の遷移時間と直列接続
されるすべての並列セクションのＸＯＲゲート３２を通
じて新しい状態値がリップルするに要する時間の和に等
しい。このように、使用しうるライン１７上のクロック
信号ＣＬ−１の最高周波数はこの遷移時間によりきまる
。
【００４８】新しいコーダ状態値Ｓを発生するに必要な
この遷移時間による遅れを避けるために、ＤＲＣＳブロ
ックの変形を図１０のように設けることが出来る。この
ユニットでは状態遷移ビットＴは入力バイトＤＢから前
もってとり出される。
この遷移時間による遅れを避けるために、ＤＲＣＳブロ
ックの変形を図１０のように設けることが出来る。この
ユニットでは状態遷移ビットＴは入力バイトＤＢから前
もってとり出される。
【００４９】このＤＲＣＳブロックの部分４０−１は現
在エンコード中のデータバイトＤＢ（Ｎ）および関連す
る状態ビットＳ（Ｎ）用のレジスタ１１と、隣りのセク
ションからの状態ビットＳ（Ｎ＋ｑ）とライン３４′上
の状態遷移ビットＴ（Ｎ＋ｑ）を組合せるためのＸＯＲ
ユニット３２を含む。
在エンコード中のデータバイトＤＢ（Ｎ）および関連す
る状態ビットＳ（Ｎ）用のレジスタ１１と、隣りのセク
ションからの状態ビットＳ（Ｎ＋ｑ）とライン３４′上
の状態遷移ビットＴ（Ｎ＋ｑ）を組合せるためのＸＯＲ
ユニット３２を含む。
【００５０】付加的なＤＲＣＳブロックの部分４０−２
は状態遷移ビットＴの前もっての発生を可能にするため
に設けられていなければならない。この部分４０−２は
夫々のコーダセクション用の次のデータバイトＤＢ（Ｎ
＋ｑ）と状態遷移ビットＴ（Ｎ＋ｑ）を保持するための
付加レジスタ７５を含む。レジスタ７５の入力はライン
２７′であり、これらを介して夫々のセクション用の更
に次のデータバイトＤＢ（Ｎ＋２ｑ）が入る。論理回路
３８は更に次のデータバイトから状態遷移ビットＴ（Ｎ
＋２ｑ）をとり出すためにこれら入力ライン２７′に接
続する。この先行状態遷移ビットはライン１７に次のク
ロックパルスが生じるとき夫々のデータバイトと共にレ
ジスタ７５に記憶される。
は状態遷移ビットＴの前もっての発生を可能にするため
に設けられていなければならない。この部分４０−２は
夫々のコーダセクション用の次のデータバイトＤＢ（Ｎ
＋ｑ）と状態遷移ビットＴ（Ｎ＋ｑ）を保持するための
付加レジスタ７５を含む。レジスタ７５の入力はライン
２７′であり、これらを介して夫々のセクション用の更
に次のデータバイトＤＢ（Ｎ＋２ｑ）が入る。論理回路
３８は更に次のデータバイトから状態遷移ビットＴ（Ｎ
＋２ｑ）をとり出すためにこれら入力ライン２７′に接
続する。この先行状態遷移ビットはライン１７に次のク
ロックパルスが生じるとき夫々のデータバイトと共にレ
ジスタ７５に記憶される。
【００５１】この変形ＤＲＣＳブロックはエンコーダの
並列バイトセクションの夫々について１個のレジスタ７
５を加えるだけで図４の実施例より、より高速の動作を
可能にし、高いクロック周波数を可能にする。 ４ｂ．変形コーダ状態ビット伝ぱん 図１０のＤＲＣＳブロックでは予め記憶されたデー
タバイトＤＢ（Ｎ＋ｑ）用のコーダ状態ビットＳ（Ｎ＋
ｑ）は左隣りのセクションから入り、必要な状態遷移ビ
ットＴ（Ｎ＋ｑ）はこのデータバイトＤＢ（Ｎ＋ｑ）と
共に記憶され、そしてＸＯＲゲート３２で右隣りのセク
ション用のコーダ状態ビットＳ（Ｎ＋ｑ＋１）が発生す
る。
並列バイトセクションの夫々について１個のレジスタ７
５を加えるだけで図４の実施例より、より高速の動作を
可能にし、高いクロック周波数を可能にする。 ４ｂ．変形コーダ状態ビット伝ぱん 図１０のＤＲＣＳブロックでは予め記憶されたデー
タバイトＤＢ（Ｎ＋ｑ）用のコーダ状態ビットＳ（Ｎ＋
ｑ）は左隣りのセクションから入り、必要な状態遷移ビ
ットＴ（Ｎ＋ｑ）はこのデータバイトＤＢ（Ｎ＋ｑ）と
共に記憶され、そしてＸＯＲゲート３２で右隣りのセク
ション用のコーダ状態ビットＳ（Ｎ＋ｑ＋１）が発生す
る。
【００５２】変形例では状態遷移ビットＴ（Ｎ＋ｑ−１
）とコーダ状態ビットＳ（Ｎ＋ｑ−１）は左隣りのセク
ション（これはＳ用の１本ではなくＴとＳ用の２本の遷
移ラインを必要とする）から入り、ＸＯＲユニットは夫
々のセクションでの使用と右隣りのセクションへの転送
のためのコーダ状態ビットＳ（Ｎ＋ｑ）を発生するため
に用いられる。このとき予め記憶された状態遷移ビット
Ｔ（Ｎ＋ｑ）は夫々のセクションでは用いられないが右
隣りのセクションに移される。最も右のセクションから
最も左のセクションへのコーダ状態ビットＳと状態遷移
ビットＴのもどり転送には１個ではなく２個の遅延レジ
スタ４２が必要となる。 ４ｃ．異なるバイトサイズについての並列セクション
ここで用いる「バイト」なる用語は前述したように予
定数のビットを有する任意のビット群を意味する。
）とコーダ状態ビットＳ（Ｎ＋ｑ−１）は左隣りのセク
ション（これはＳ用の１本ではなくＴとＳ用の２本の遷
移ラインを必要とする）から入り、ＸＯＲユニットは夫
々のセクションでの使用と右隣りのセクションへの転送
のためのコーダ状態ビットＳ（Ｎ＋ｑ）を発生するため
に用いられる。このとき予め記憶された状態遷移ビット
Ｔ（Ｎ＋ｑ）は夫々のセクションでは用いられないが右
隣りのセクションに移される。最も右のセクションから
最も左のセクションへのコーダ状態ビットＳと状態遷移
ビットＴのもどり転送には１個ではなく２個の遅延レジ
スタ４２が必要となる。 ４ｃ．異なるバイトサイズについての並列セクション
ここで用いる「バイト」なる用語は前述したように予
定数のビットを有する任意のビット群を意味する。
【００５３】図５、６、７に示す並列パイプラインエン
コーダではすべての並列セクションはｋビット（または
特に８ビット）の同一データバイトサイズおよびｍビッ
ト（１０ビット）の同一のコードバイトサイズについて
設計されている。
コーダではすべての並列セクションはｋビット（または
特に８ビット）の同一データバイトサイズおよびｍビッ
ト（１０ビット）の同一のコードバイトサイズについて
設計されている。
【００５４】本発明のコード化原理を用いれば、これら
並列セクションに異なるバイトサイズを用いることも出
来る。例えば、４個の並列バイトセクションを有するコ
ーダを考えると、第１および第３のセクションはｐ／ｒ
ブロックエンコード（例えば９／１０ブロックエンコー
ド）を与え、第２および第４セクション（これらは第１
および第３セクションと相互に接続する）はｕ／ｗブロ
ックエンコード（例えば７／８ブロックエンコード）を
与える。異なるバイトサイズをもつユニットの組合せが
適用業務およびコード化要求により可能である。各セク
ションが隣りのセクションに次の状態ビットＳを与え、
このセクションが他のセクションから入るコーダ状態ビ
ットおよびそれ自体の次のデータバイトの状態遷移機能
から次のコーダビットを発生しうるようにするだけでよ
い。 ４ｄ．多ビットコーダ状態インジケータおよび多ビット
状態遷移インジケータ これまで述べたケースはコーダ状態関数Ｓ（ｉ）と
状態遷移関数Ｔ（ｉ）を値０または１である２進変数に
限定している。それ故、実施例の説明ではこれらを「コ
ーダ状態ビットＳ（ｉ）」および「状態遷移ビットＴ（
ｉ）」と記した。Ｓ（ｉ＋１）＝ｇ（Ｓ（ｉ），Ｔ（ｉ
））すなわち時刻ｉ＋１での有限の状態エンコーダの状
態Ｓ（ｉ＋１）が前の状態Ｓ（ｉ）と状態遷移インジケ
ータＴ（ｉ）＝ｆ（Ｄ０ （ｉ），Ｄ１ （ｉ）…，Ｄ
ｋ−１ （ｉ））によりきまるという本発明の基本的特
徴はコーダ状態インジケータＳ（ｉ）と状態遷移インジ
ケータＴ（ｉ）が夫々ｓとｔの値をとるものであるとき
にも適用しうる。この場合、ＣＥＩＬ（ｌｏｇ２ ｓ）
とＣＥＩＬ（ｌｏｇ２ ｔ）ビットが夫々Ｓ（ｎ）とＴ
（ｎ）を表わすために必要である。但し、ＣＥＩＬ（ｘ
）はｘ以上の最小整数である。すべてのレジスタはＳ（
ｉ）とＴ（ｉ）を記憶しうる適当なサイズを有する。例
えば、図８のコーダユニットでは、レジスタ１１は（ｋ
＋ｓ）ビットを、レジスタ７５は（ｋ＋ｔ）ビットを記
憶しなければならない。また図２−８において、ＸＯＲ
ブロック３１，３２はブール関数ｇを行う論理回路で置
き換えられ、そしてＳ（ｉ）またはそしてＴ（ｉ）を表
わすに２以上のビットが必要な場合には対応するライン
は多ビット変数を伝送すべく多ラインであらねばならな
い。
並列セクションに異なるバイトサイズを用いることも出
来る。例えば、４個の並列バイトセクションを有するコ
ーダを考えると、第１および第３のセクションはｐ／ｒ
ブロックエンコード（例えば９／１０ブロックエンコー
ド）を与え、第２および第４セクション（これらは第１
および第３セクションと相互に接続する）はｕ／ｗブロ
ックエンコード（例えば７／８ブロックエンコード）を
与える。異なるバイトサイズをもつユニットの組合せが
適用業務およびコード化要求により可能である。各セク
ションが隣りのセクションに次の状態ビットＳを与え、
このセクションが他のセクションから入るコーダ状態ビ
ットおよびそれ自体の次のデータバイトの状態遷移機能
から次のコーダビットを発生しうるようにするだけでよ
い。 ４ｄ．多ビットコーダ状態インジケータおよび多ビット
状態遷移インジケータ これまで述べたケースはコーダ状態関数Ｓ（ｉ）と
状態遷移関数Ｔ（ｉ）を値０または１である２進変数に
限定している。それ故、実施例の説明ではこれらを「コ
ーダ状態ビットＳ（ｉ）」および「状態遷移ビットＴ（
ｉ）」と記した。Ｓ（ｉ＋１）＝ｇ（Ｓ（ｉ），Ｔ（ｉ
））すなわち時刻ｉ＋１での有限の状態エンコーダの状
態Ｓ（ｉ＋１）が前の状態Ｓ（ｉ）と状態遷移インジケ
ータＴ（ｉ）＝ｆ（Ｄ０ （ｉ），Ｄ１ （ｉ）…，Ｄ
ｋ−１ （ｉ））によりきまるという本発明の基本的特
徴はコーダ状態インジケータＳ（ｉ）と状態遷移インジ
ケータＴ（ｉ）が夫々ｓとｔの値をとるものであるとき
にも適用しうる。この場合、ＣＥＩＬ（ｌｏｇ２ ｓ）
とＣＥＩＬ（ｌｏｇ２ ｔ）ビットが夫々Ｓ（ｎ）とＴ
（ｎ）を表わすために必要である。但し、ＣＥＩＬ（ｘ
）はｘ以上の最小整数である。すべてのレジスタはＳ（
ｉ）とＴ（ｉ）を記憶しうる適当なサイズを有する。例
えば、図８のコーダユニットでは、レジスタ１１は（ｋ
＋ｓ）ビットを、レジスタ７５は（ｋ＋ｔ）ビットを記
憶しなければならない。また図２−８において、ＸＯＲ
ブロック３１，３２はブール関数ｇを行う論理回路で置
き換えられ、そしてＳ（ｉ）またはそしてＴ（ｉ）を表
わすに２以上のビットが必要な場合には対応するライン
は多ビット変数を伝送すべく多ラインであらねばならな
い。
【図１】本発明のコード化技術の一実施例において用い
られる２個のエンコーダ状態間の考えられる遷移を示す
図。
られる２個のエンコーダ状態間の考えられる遷移を示す
図。
【図２】本発明により、２状態コード化技術を用いてデ
ータバイトをエンコードするための基本回路のブロック
図。
ータバイトをエンコードするための基本回路のブロック
図。
【図３】次のデータバイトについてのコーダ状態を決定
するために単一ビットの現在データバイトを用いる簡略
化された基本エンコード回路のブロック図。
するために単一ビットの現在データバイトを用いる簡略
化された基本エンコード回路のブロック図。
【図４】並列動作に適した図２の基本エンコード回路の
レジスタ手段の他の構成を示す図。
レジスタ手段の他の構成を示す図。
【図５】４個の並列セクションと２個のパイプライン段
を与える本発明によるエンコーダ装置の原理的ブロック
図。
を与える本発明によるエンコーダ装置の原理的ブロック
図。
【図６】図５の原理にもとづく８Ｂ／１０Ｂエンコーダ
装置の詳細ブロック図。
装置の詳細ブロック図。
【図７】図５の原理にもとづく８Ｂ／１０Ｂエンコーダ
装置の詳細ブロック図。
装置の詳細ブロック図。
【図８】図６、７のエンコーダについて動作するように
なった１０Ｂ／８Ｂデコーダの詳細ブロック図。
なった１０Ｂ／８Ｂデコーダの詳細ブロック図。
【図９】図６、７のエンコーダについて動作するように
なった１０Ｂ／８Ｂデコーダの詳細ブロック図。
なった１０Ｂ／８Ｂデコーダの詳細ブロック図。
【図１０】各コーダセクションに１個の付加レジスタを
必要とするがより高速の動作を可能にする、図２の基本
コーダ回路のレジスタ段の変更例を示す図。
必要とするがより高速の動作を可能にする、図２の基本
コーダ回路のレジスタ段の変更例を示す図。
【図１１】必要なコード拘束条件を与える、図６、７の
エンコーダにおけるＲＯＭの内容として用いられるべき
１０ビットコードバイトの選択を示す。
エンコーダにおけるＲＯＭの内容として用いられるべき
１０ビットコードバイトの選択を示す。
【図１２】必要なコード拘束条件を与える、図６、７の
エンコーダにおけるＲＯＭの内容として用いられるべき
１０ビットコードバイトの選択を示す。
エンコーダにおけるＲＯＭの内容として用いられるべき
１０ビットコードバイトの選択を示す。
１１ レジスタ
１９ エンコーダ
２３ 出力レジスタ
３１，３２ ＸＯＲゲート
３７ 論理ユニット
３９，４０ ＤＲＣＳブロック
４２ 遅延段
５１ 入力レジスタ
５５ シリアライザ
５９ デシリアライザ
６９ 出力レジスタ
Claims (17)
- 【請求項１】ｋ＜ｍとして少くとも２つの状態を有する
コード化手順を用いて逐次ｋビットデータバイトを予定
の拘束条件を満足する逐次ｍビットコードバイトにコー
ド化するための、下記段階を含む方法：− 前のデー
タバイトＤＢ（ｉ−１）のビット値により、夫々のデー
タバイトＤＢ（ｉ）のコード化のための状態変化インジ
ケータＴ（ｉ−１）を発生する段階；および −下記段階によりｑ個のデータバイトＤＢ（Ｎ）…ＤＢ
（Ｎ＋ｑ−１）を並列にコード化する段階；−− 夫
々前のデータバイトＤＢ（ｉ−１）に関連するコーダ状
態インジケータＳ（ｉ−１）と夫々前のデータバイトＤ
Ｂ（ｉ−１）により発生される状態変化インジケータＴ
（ｉ−１）を論理的に合成することにより夫々ｑ個のデ
ータバイトからなるデータバイトセットでなるデータバ
イトＤＢ（ｉ）についてのコーダ状態インジケータＳ（
ｉ）を同時に発生する段階；および−− 上記ｑ個の
データバイトからなるセットの夫々のデータバイトＤＢ
（ｉ）を関連するコーダ状態インジケータＳ（ｉ）と共
に割当てられたｍビットコードバイトＣＢ（ｉ）に変換
する段階。 - 【請求項２】− ２状態コード化手段が用いられそし
て− 前記コーダ状態インジケータＳ（ｉ）と前記状
態変化インジケータＴ（ｉ−１）が夫々状態変化ビット
およびコーダ状態ビットにより表わされる２進量である
、請求項１の方法。 - 【請求項３】前のデータバイトＤＢ（ｉ−１）に関連し
たコーダ状態ビットＳ（ｉ−１）、前記状態変化ビット
Ｔ（ｉ−１）の値が、前のデータバイトに関連する２進
コーダ状態が維持されるかあるいは現在のデータバイト
について変更されるかを決定するように、排他ＯＲ演算
で前のデータバイトＤＢ（ｉ−１）により発生される状
態変化ビットＴ（ｉ−１）を論理的に合成する段階を更
に含む請求項２の方法。 - 【請求項４】前記状態変化ビットＴ（ｉ−１）を前のデ
ータバイトＤＢ（ｉ−１）のビットの内の特定の１個（
Ｄ７）に等しく選ぶ段階を含む請求項２の方法。 - 【請求項５】下記段階を更に含む請求項２の方法：一つ
のセットの最終データバイトＤＢ（Ｎ＋ｑ−１）および
それに関連するコーダ状態ビットＳ（Ｎ＋ｑ−１）には
無関係に発生されたコーダ状態ビットＳ（Ｎ＋ｑ）を別
のレジスタ（４２）に維持しそしてこのコーダ状態ビッ
トＳ（Ｎ＋ｑ）を与えられた遅延後に次のｑ個のデータ
バイトＤＢ（Ｎ＋ｑ）…ＤＢ（Ｎ＋２ｑ−１）のセット
の第１データバイトＤＢ（Ｎ＋ｑ）のエンコード用の入
力として用いる段階。 - 【請求項６】下記段階を更に含む請求項２の方法：−
各データバイトＤＢ（ｉ）に、夫々のデータバイトが
実際のデータを表わすかまたは制御情報を表わすかを決
定する付加制御ビットＺ（ｉ）を与える段階；− 各
データバイトＤＢ（ｉ）を関連するコーダ状態ビットＳ
（ｉ）と関連する制御ビットＺ（ｉ）と共に割当てられ
たコードバイトＣＢ（ｉ）に変換する段階。 - 【請求項７】任意の可能な逐次配置における前記ｍビッ
トコードバイトが下記拘束条件を満足する請求項１の方
法： （ａ） 同一記号のランレングス（ラン長さ）が予定
の値Ｒに制限される； （ｂ） 転移密度が予定の値ＴＤｍｉｎ により小さ
くない； （ｃ） ランディジタル和ＲＤＳが異なった値の内の
予定の数Ｖのみと仮定しうる； （ｄ） 予定の同期化パターンＳＰとその補数ＮＳＰ
が決して生じない。 - 【請求項８】各コードバイトがｍ＝１０ビットを含み、
これらコードバイトにより満足される拘束条件が下記の
値を有する請求項７の方法： （ａ） 同一記号の最大ランレングスがＲ＝５である
；（ｂ） 最小転移密度がＴＤｍｉｎ ＝４０％であ
る；（ｃ） ランディジタル和ＲＤＳについての異な
る値の数がＶ＝７である； （ｄ） 同期化パターンＳＰがビットシーケンス１０
１１１１１でありその補数ＮＳＰがビットシーケンス０
１０００００である。 - 【請求項９】前記コードバイトが下記拘束条件を更に満
足するようになった請求項８の方法： （ｅ） 前記予定の同期化パターンＳＰ（１０１１１
１１）を組込んだ同期化バイトと補数同期化パターンＮ
ＳＰ（０１０００００）を組込んだその補数が少くとも
２ビットだけコードバイトの夫々から異なる。 - 【請求項１０】ｑ個の並列セクションと少くとも２個の
パイプライン段を含む、請求項１の方法を実施するため
のコーダ装置であって、 − 上記並列セクションの夫々が入力データバイトＤ
Ｂ（ｉ）を出力コードバイトＣＢ（ｉ）に変換するため
に設けてあり、そして、 −− 第１パイプライン段（４０）において、データ
バイトＤＢ（ｉ）およびそれに関連するコーダ状態イン
ジケータＳ（ｉ）用のレジスタ（１１）および新しいコ
ーダ状態インジケータを発生するための手段（３２）を
有し、 −− 第２パイプライン手段において、データバイト
ＤＢ（ｉ）とそれに関連するコーダ状態インジケータＳ
（ｉ）を入力（１３；１５）として受けそしてその出力
（２１）に夫々のコードバイトＣＢ（ｉ）を出すコード
変換手段（１９）を有し、 − 隣接するセクションの第１パイプライン段間に設
けられてコーダ状態インジケータを一つのセクションか
ら次のセクションへ転送するための相互接続手段（３０
；３６）が設けられた、請求項１の方法を実施するため
のコーダ装置。 - 【請求項１１】下記条件を有する請求項１０のコーダ装
置： − 各セクションにおいて発生された前記新しいコー
ダ状態インジケータは隣りのセクションにおいてエンコ
ードされるべき次のデータバイトＤＢ（ｉ＋ｑ＋１）に
関連づけられるべきコーダ状態インジケータＳ（ｉ＋ｑ
＋１）であり、 − この新しいコーダ状態インジケータＳ（ｉ＋ｑ＋
１）が前記相互接続手段（３０；３６）により前記夫々
の隣接セクションに転送される。 - 【請求項１２】下記条件を有する請求項１０のコーダ装
置： − 各セクションで発生される前記新しいコーダ状態
インジケータはそのセクションでエンコードされるべき
次のデータバイトＤＢ（ｉ＋ｑ）に関連づけられるべき
コーダ状態インジケータＳ（ｉ＋ｑ）であり、− こ
の新しいコーダ状態インジケータＳ（ｉ＋１）は前記相
互接続手段（３０；３６）により前記夫々の隣接セクシ
ョンに転送され、 − 状態転位インジケータＴ（ｉ＋ｑ）を上記隣接セ
クションに転送するための付加相互接続手段が設けられ
、− 新しいコーダ状態インジケータを発生するため
の前記手段（３２）は入力として隣接セクションから前
記相互接続手段および上記付加相互接続手段を介して転
送されるコーダ状態インジケータおよび状態転位インジ
ケータを受ける。 - 【請求項１３】前記コーダは二つの異なる状態を有し、
前記状態転位インジケータは状態転位ビットＴで表わさ
れる２進量であり、前記コーダ状態インジケータはコー
ダ状態ビットＳで表わされる２進量であり、更に下記要
件を含む請求項１０のコーダ装置： − 与えられたデータバイトＤＢ（Ｎ＋ｑ）から状態
転位ビットＴ（Ｎ＋ｑ）をとり出すための手段（３４，
３７；３４′，３８，７５）、 − 上記与えられたデータバイトＤＢ（Ｎ＋ｑ）に関
連する前記状態転位ビットＴ（Ｎ＋ｑ）とコーダ状態ビ
ットＳ（Ｎ＋ｑ）を組合せそして上記与えられたデーダ
バイトＤＢ（Ｎ＋ｑ）に続くデータバイトＤＢ（Ｎ＋ｑ
＋１）に関連づけられるべき新しいコーダ状態ビットＳ
（Ｎ＋ｑ＋１）を出す論理手段（３２）。 - 【請求項１４】前記ｑ個の並列セクションの夫々におけ
るコード変換手段として下記要件を含む請求項１０のコ
ーダ装置： − すべての可能な出力コードバイトＣＢ（ｉ）を記
憶する読取専用のテーブルルックアップメモリ手段（１
９Ａ…１９Ｄ）； − 前記第１パイプライン段における前記レジスタ（
１１Ａ…１１Ｄ）の内容によりアドレスづけ（１５Ａ…
１５Ｄ；Ａ０…Ａ９）される上記テーブルルックアップ
メモリ手段。 - 【請求項１５】下記要件を更に含む請求項１０のコーダ
装置： − 前記ｑ個の並列セクションの夫々に設けられ、下
記要件を含む第３パイプライン段（４０−２）；−−
エンコードされるべき次のブロックのデータバイトＤ
Ｂ（Ｎ＋ｑ）およびそれからとり出される状態転位イン
ジケータＴ（Ｎ＋ｑ）を保持するための付加レジスタ（
７５）； −− 上記第３パイプライン段の入力において生じう
る前の次ブロックのデータバイトＤＢ（Ｎ＋２ｑ）から
状態転位インジケータＴ（Ｎ＋２ｑ）を前もって発生す
るための論理手段（３８）。 - 【請求項１６】下記要件を含む請求項１０のコーダ装置
： − 一方のセクションにおいて第１データバイト幅ｐ
を有するデータバイトを第１コードバイト幅ｑを有する
コードバイトにそして他のセクションにおいて第２デー
タバイト幅ａを有するデータバイトを第２コードバイト
幅ｗを有するコードバイトに同時にエンコードしうるよ
うにデータバイトおよびコードバイトを転送するための
、異なるレジスタサイズを有し異なるビットライン数を
有する少くとも二つのセクション。 - 【請求項１７】前記第１パイプライン段の前記レジスタ
（１１Ａ…１１Ｂ）の夫々に、制御ビットＺ（ｉ）用の
付加ビット位置を含み、前記コード変換手段（１９）は
付加入力として制御ビットＺ（ｉ）をデータバイトＤＢ
（ｉ）とそれに関連するコーダ状態インジケータＳ（ｉ
）と共に有する請求項１０のコーダ装置。
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| Application Number | Priority Date | Filing Date | Title |
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| CH90810614.9 | 1990-08-16 | ||
| EP90810614A EP0471130B1 (en) | 1990-08-16 | 1990-08-16 | Coding method and apparatus for pipelined and parallel processing |
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| Publication Number | Publication Date |
|---|---|
| JPH04280516A true JPH04280516A (ja) | 1992-10-06 |
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| EP (1) | EP0471130B1 (ja) |
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| DE (1) | DE69024045T2 (ja) |
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