JPH0428091A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置さらには外部より与えられる選
択信号により動作可能状態とされる半導体記憶装置に関
し、例えばスタティックＲＡＭ（ランダム・アクセス・
メモリ）に適用して有効な技術に関する。

〔従来の技術〕

Ｃ８またはＣ８（ＣＥまたはＣＥ）信号と称されるチッ
プセレクト信号のような選択信号は、例えばメモリシス
テムで複数個のＲＡＭを使用してメモリ容量を増やす場
合に必要となる外部入力信号であり、通常、この信号で
非選択状態とされるＲＡＭの内部回路は非活性化され、
消費電力が抑えられるようになっている。

ところで、半導体記憶装置には、複数ビット構成のアド
レス信号に対応する複数のアドレスバッファが内蔵され
るが、従来のＳＲＡＭにおいては、この複数のアドレス
バッファの動作を選択信号で制御するものと制御しない
ものとがある。

尚、半導体記憶装置について記載された文献の例として
は、昭和５９年１１月３０日に株式会社オーム社より発
行されたｒＬｓＩハンドブック」がある。

〔発明が解決しようとする課題〕

しかしながら上記従来技術において全てのアドレスバッ
ファを選択信号で制御する場合にはアクセスタイムを遅
らせることになり、そうかといって全てのアドレス入力
バッファを選択信号で制御しない場合、換言するなら選
択信号にかかわらず全てのアドレスバッファを動作可能
状態とする場合には、上記のようにアクセスタイムを遅
らせることはないが、スタンバイ（待機）時においても
常にアドレスバッファに動作電流が流れるために、スタ
ンバイ電流ｌ５ｂ（ＡＣ）が多くなってしまうという問
題点のあることが本発明者によって明らかにされた。

本発明の目的はアクセスタイムを遅らせることなくスタ
ンバイ電流を抑えることができる技術を提供することに
ある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、アクセスタイムを律束するアドレスバッファ
については選択信号にかかわらず動作可能状態とされ、
それ以外のアドレスバッファについては選択信号で制御
されることにより動作可能状態とされるように構成する
ものである。このとき、アドレスバッファの動作制御を
簡単に行うには、選択信号で制御されることによりアド
レス信号を通過させ得るゲート回路を設けるとよく、ス
タンバイ電流をより少なくするにはこのゲート回路をア
ドレスバッファの前段に配置するのがよい。

〔作　用〕

上記した手段によれば、アクセスタイムを律束するアド
レスバッファについては選択信号にかかわらず動作可能
状態とされることによりアクセスタイムの遅延が防止さ
れ、またそれ以外のアドレスバッファについては選択信
号で制御されることによりスタンバイ電流の減少が図ら
れ、このことが、アクセスタイムを遅らせることなくス
タンバイ電流を抑えるように作用する。

〔実　施　例〕

第３図には本発明の一実施例であるＳ（スタティック）
ＲＡＭのブロック図が示される。同図に示されるＳＲＡ
Ｍは、特に制限されないが、公知の半導体集積回路製造
技術によってシリコン基板のような一つの半導体基板に
形成されている。

第３図において１は、複数個のスタティック型メモリセ
ルをマトリクス配置したメモリセルアレイであり、メモ
リセルの選択端子は行方向毎にワード線に結合され、メ
モリセルのデータ入出力端子は列方向毎に相補ビット線
に結合される。夫々の相補ビット線は、相補ビット線１
対１で接続された複数個のビット線選択スイッチを含む
Ｙスイッチ回路２を介して相補コモンデータ線ＣＤ、Ｃ
Ｄに共通接続されている。

外部より入力されるアドレス信号Ａ０〜Ａｉはアドレス
バッファ部３に取込まれ、上位数ビットはＸアドレスデ
コーダ５に伝達され、下位数ビットはＹアドレスデコー
ダ７に伝達される。Ｘアドレスデコーダ５はこれに供給
されるアドレス信号に対応するワード線を選択レベルに
駆動する。所定のワード線が選択レベルに駆動されると
、このワード線に選択端子が結合されたメモリセルが選
択される。また、Ｙアドレスデコーダ７はこれに供給さ
れるアドレス信号に対応するビット線選択スイッチをオ
ン動作させて、上記選択されたメモリセルをコモンデー
タ線ＣＤ、ＣＤに導通する。

夫々の相補ビット線には、センスアンプアレイ８に含ま
れる差動増幅回路で成るようなセンスアンプが接続され
ている。このセンスアンプは、選択されたメモリセルの
蓄積電荷と参照電位との電位差を検出して増幅する。相
補ビット線の電位差が増幅されると、その変化は相補コ
モンデータ線ＣＤ、ＣＤから入出力回路９のメインアン
プで増幅され、これによってメモリセルデータが外部に
読出される。外部から入出力回路９に書込みデータが与
えられると、入出力回路の書込みアンプがその書込みデ
ータに従って相補コモンデータ線ＣＤ、ＣＤを駆動し、
これにより、アドレス信号にて選択された相補ビット線
を介して所定のメモリセルにそのデータに応する電荷情
報が蓄積される。

また、外部から与えられる選択信号としてのチップセレ
クト信号Ｏ８及びリードライト信号ＷＥは制御回路１２
に取込まれ、この制御回路１２により外部の動作制御信
号が生成されるようになっている。特にチップセレクト
信号Ｃ８についてはこの制御回路１２を介してデコーダ
５，７や入出力回路９、アドレスバッファ部３に供給さ
れるようになっている。

第１図には上記アドレスバッファ部３の詳細な構成が示
される。同図に示されるように複数ビット構成のアドレ
ス信号Ａ０〜Ａｉに対応する複数のアドレス入力バッフ
ァ１１．〜ｌｌｉは、それぞれ４個のインバ、−夕３０
が直列接続されて成る。

ここで特に制限されないが、アドレス信号Ａ０〜Ａｉの
うちＡ０ビットが最も遅いアドレスビットとされる。換
言すればＡ０ビットによって当該メモリのアクセスタイ
ムが律束される。このことは。

少なくともチップの外部アドレス入力端子にアドレス信
号が入力されてからバッファの出方が確定するまでの時
間が最も長いことを意味する。このとき当該Ａｏビット
に対応するアドレス人力バッファ１１゜についてはチッ
プセレクト信号ｃｓにかかわらず、常に動作可能状態と
される。一方、当該へ〇ビット以外のアドレスビットＡ
１〜Ａｉに対応するアドレス入力バッファ１１□〜ｌｌ
ｉにつりては、それらの前段にゲート回路２ｏが配置さ
れており、このゲート回路２ｏによってアドレス信号の
伝達が制限されるようになっている。例えばゲート回路
２ｏは、２人カッアゲートとされ、このノアゲートの一
方の入力端子にはアドレス信号のＡｉビットが入力され
、他の入力端子には、チップセレクト信号Ｃ８が入力さ
れるようになっており、チップセレクト信号ｃＳがロウ
レベルにアサートされた場合にのみＡｉビット情報がア
ドレスバッファｌｌｉに伝達され、チップセレクト信号
Ｃ８がハイレベルにネゲートされている場合にはゲート
回路２０の出力部すなわちアドレスバッファｌｌｉの入
力部の論理状態がロウレベルに固定されることによりＡ
ｉビット情報の伝達が不可能とされる。Ａｉビットの情
報の伝達が不可能とされる場合、当該Ａｉビットが変化
してもアドレス入力バッファｌｌｉは動作されない。同
様のことはアドレスバッファ１１．を除く全てのアドレ
スバッファ１１□〜ｌｌｉについてもいえる。

尚、アドレス信号Ａ０〜Ａｉのうち最も遅いアドレスビ
ットは、チップレイアウトなどの設計条件に起因するも
のであるが、それはシミュレーションによって容易に把
握することができる。

本実施例によれば以下の作用効果を得ることができる。

（１）ゲート回路２０はチップセレクト信号が非選択状
態とされるとき、後段のアドレス人力バッファの動作を
停止させるように作用する。この作用によってメモリの
スタンバイ時にアドレスが変化してもアドレス入力バッ
ファは動作されず、動作電流が流れない。このようなゲ
ート回路２０を、アクセスタイムを律束しないアドレス
バッファに組合わせることにより、アクセスタイムを遅
らせることなく、スタンバイ電流を低減することができ
る。

（２）上記（１）の作用効果は、チップセレクト信号Ｃ
８でその動作が制御されるアドレス入力バッファの数が
多いほど顕著とされる。例えば２５６ワード×４ビツト
構成のメモリの場合、全アドレス入力バッファ１８個の
うち、９個をチップセレクト信号Ｃ８で制゛御するもの
とすると、スタンバイ電流は約５０％に低減され、また
１７個のアドレス人力バッファをチップセレクト信号Ｃ
８で制御するものとすると、スタンバイ電流は約５゜５
％に低減される。

（３）更にゲート回路２０をアドレス入力バッファ１１
１〜ｌｌｉの前段に設け、このゲート回路２０によって
後段のアドレスバッファの動作制御を行うようにしてお
り、比較的簡単な回路構成とすることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。

例えば第２図に示されるようにチップセレクト信号Ｃ８
を反転するインバータ２３と、このインバータ２３の出
力とアドレス信号との論理積を得る２人力ナンドゲート
２４とによりゲート回路２２を構成することができる。

この場合において、チップセレクト信号Ｃ８が非選択状
態とされるとき、アドレスバッファｌｌｉの入力部がハ
イレベルに固定されることによりアドレス信号（この場
合Ａｉビット）の伝達が不可能とされる。

また上記実施例ではゲート回路２ｏをアドレス入力バッ
ファの前段に配置したものについて説明したが、アドレ
スバッファを構成するインバータの一つをナントゲート
に置換えるなどしてアドレスバッファ内に上記ゲート回
路を配置するようにしてもよい。ただし、スタンバイ電
流の低減効果は、ゲート回路２０（又は２２）をアドレ
ス入力バッファの前段に配置する場合が最も高くなる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＳＲＡＭに適用した
場合について説明したが、本発明はそれに限定されるも
のではなく、例えば疑似ＳＲＡＭ、更には固定ＲＯＭや
プログラム可能形ＲＯＭなどにも広く適用することがで
きる。本発明は少なくともアドレスバッファを備える条
件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、アクセスタイムを律束するアドレスバッファ
については選択信号にかかわらず動作可能状態とされる
ことによりアクセスタイムの遅延が防止され、またそれ
以外のアドレスバッファについては選択信号で制御され
ることによりスタンバイ電流の減少が図れ、これによっ
て、アクセスタイムを遅らせることなくスタンバイ電流
を抑えることができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるＳＲＡＭの主要部構成
ブロック図。 第２図は他の実施例ＳＲＡＭの主要部構成ブロック図、 第３図は本発明の一実施例であるＳＲＡＭのブロック図
である。 １・・・メモリセルアレイ、３・・・アドレスバッファ
部、１１゜〜ｌｌｉ・・・アドレスバッファ、２０゜２
２・・・ゲート回路、２１・・・ノアゲート、２３，３
０・・・インバータ、２４・・・ナントゲート。 第 図 どど ）１頁の続き 抄発明者 り発 ）発 東京都小平市上水木町 ス・アイ・エンジニア 東京都小平市上水木町 ス・アイ・エンジニア 東京都小平市上水木町 ス・アイ・エンジニア 「５丁目２０番１号 ′リング株式会社内 １５丁目２０番１号 ′リング株式会社内 「５丁目２０番１号　日立間エル・工 °リング株式会社内 日立間エル・工 日立間エル・工

Claims (1)

1. 【特許請求の範囲】 １、複数ビット構成のアドレス信号に対応する複数のア
   ドレスバッファを含み、外部より与えられる選択信号に
   より動作可能状態とされる半導体記憶装置において、ア
   クセスタイムを律束するアドレスビットに対応するアド
   レスバッファについては上記選択信号にかかわらず動作
   状態とされ、それ以外のアドレスバッファについては上
   記選択信号で制御されることにより動作可能状態とされ
   ることを特徴とする半導体記憶装置。 ２、上記選択信号で制御されることによりアドレス信号
   を通過させ得るゲート回路を含む請求項１記載の半導体
   記憶装置。 ３、上記ゲート回路は、それが組合わされるアドレス入
   力バッファの前段回路として配置される請求項２記載の
   半導体記憶装置。