JPH04281290A

JPH04281290A - 半導体メモリ

Info

Publication number: JPH04281290A
Application number: JP3043528A
Authority: JP
Inventors: Hiroaki Nanbu; 南部　博昭; Noriyuki Honma; 本間　紀之; Kunihiko Yamaguchi; 邦彦山口; Kazuo Kanetani; 一男金谷; Yoji Idei; 陽治出井; Kenichi Ohata; 賢一大畠; Yoshiaki Sakurai; 義彰櫻井
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Japan Display Inc
Priority date: 1991-03-08
Filing date: 1991-03-08
Publication date: 1992-10-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリに関し、特
にキャパシタを含んで構成されるメモリセルを有するメ
モリの高速化回路技術に関する。

【０００２】

【従来の技術】半導体メモリの高集積化と高速化を両立
させるために、キャパシタを含んで構成される小面積の
メモリセルと高速のバイポーラトランジスタを含んで構
成される周辺回路を有するメモリが提案されている。そ
の代表的なものは、特開昭６１−１７０９９２号に示さ
れている。この従来技術では、従来ＭＯＳ電界効果トラ
ンジスタ（以下では、ＭＯＳトランジスタと呼ぶ）で構
成されていた周辺回路の１部に高速のバイポーラトラン
ジスタを使用することにより、周辺回路の高速化を図っ
ている。しかし、本従来技術では、アドレスバッファを
バイポーラＥＣＬ回路で、ワード線ドライバまたはデー
タ線選択信号発生回路（以下では、Ｙドライバと呼ぶ）
をＢｉＣＭＯＳ回路で構成しているため、アドレスバッ
ファとワード線ドライバまたはＹドライバとの間にＥＣ
Ｌレベルの信号をＢｉＣＭＯＳレベルの信号に変換する
レベル変換回路が必要となり、レベル変換回路での遅延
時間分だけアクセス時間が遅くなる点については配慮さ
れていなかった。また、データ線の駆動回路またはデー
タ線信号の検出回路をバイポーラトランジスタより低速
な電界効果トランジスタで構成、あるいは、これらの回
路をＣＭＯＳ回路またはＢｉＣＭＯＳ回路で駆動してい
たので、データ線の駆動またはデータ線信号の検出時間
が遅く、その分アクセス時間またはサイクル時間が遅く
なる点については配慮されていなかった。

【０００３】

【発明が解決しようとする課題】図２に半導体メモリの
ブロック図を示す。本図でＣＡはメモリセルアレーであ
り複数のワード線Ｗと、複数のデータ線Ｄと、ワード線
Ｗとデータ線Ｄの交点に配置されたメモリセルＭＣとで
構成されている。また、Ｘｉはワード線Ｗを選択するた
めのアドレス信号、ＸＢはアドレスバッファ、ＸＤはワ
ード線ドライバとしてのデコーダ・ドライバ、Ｙｉはデ
ータ線Ｄを選択するためのアドレス信号、ＹＢはアドレ
スバッファ、ＹＤはＹドライバとしてのデコーダ・ドラ
イバ、Ｓは読み出し・書き込み回路である。また、ＷＥ
は読み書き制御信号、ＤＩはデータ入力信号、ＣＮＴは
読み書き制御回路、ＤＢは出力バッファ、ＤＯはデータ
出力信号である。ここで、上記従来例では、メモリセル
にはキャパシタを含んで構成される小面積のメモリセル
が使用されており、アドレスバッファＸＢ，ＹＢ及び出
力バッファＤＢにはＥＣＬ回路が、デコーダ・ドライバ
ＸＤ，ＹＤにはＢｉＣＭＯＳ回路が、読み出し・書き込
み回路ＳにはＣＭＯＳ回路が使用されている。

【０００４】この従来例での第１の問題点は、アドレス
バッファをバイポーラＥＣＬ回路で、ワード線ドライバ
またはＹドライバをＢｉＣＭＯＳ回路で構成しているた
め、アドレスバッファとワード線ドライバまたはＹドラ
イバの間にＥＣＬレベルの信号をＢｉＣＭＯＳレベルの
信号に変換するレベル変換回路が必要となり、レベル変
換回路での遅延時間分だけアクセス時間が遅くなる点で
ある。本願発明者等は以下に示すように、まず一般的な
ＥＣＬ回路とＢｉＣＭＯＳ回路との間に、必ずレベル変
換回路が必要となる理由の検討を行った。これを図３を
用いて詳細に説明する。

【０００５】図３（ａ）は、ＥＣＬ回路の基本構成とな
るＥＣＬインバータの出力信号（ＯＵＴＰＵＴ）レベル
と電源線の電位（ＶＣＣ，ＶＥＥ）の関係を示している
。また、図３（ｂ）は、ＢｉＣＭＯＳ回路の基本構成と
なるＢｉＣＭＯＳインバータの入力信号（ＩＮＰＵＴ）
レベルと電源線の電位（ＶＣＤ，ＶＥＳ）の関係を示し
ている。まず、図３（ａ）のＥＣＬインバータについて
説明する。ＥＣＬインバータの出力信号（ＯＵＴＰＵＴ
）のＨレベルの上限は、電源線の電位ＶＣＣから決まり
、トランジスタＱＯのベース・エミッタ間電圧をＶＢＥ
とすると、ＶＣＣ−ＶＢＥより高くは出来ない。また、
Ｌレベルの下限は、電源線の電位ＶＥＥから決まる。な
ぜならば、電流源を構成するトランジスタＱＣＳを飽和
させないためには、ＱＣＳのコレクタ電位をベース電位
（ＶＣＳ）より高くしなければならない。今、ＱＣＳの
ベース・エミッタ間電圧をＶＢＥとすると、ＶＣＳ＝Ｖ
ＥＥ＋ＶＢＥとなるので、ＱＣＳのコレクタ電位ＶＣ（
ＱＣＳ）は、ＶＣ（ＱＣＳ）＞ＶＥＥ＋ＶＢＥとなる。よって、ＱＢのベース・エミッタ間電圧をＶＢＥとする
と、ＶＢＢ＞ＶＥＥ＋２×ＶＢＥとなる。今、ＥＣＬイ
ンバータの入力信号の電圧振幅をＶＩＮとすると、通常
、入力信号のＨレベルはＶＢＢ＋０．５ＶＩＮ，Ｌレベ
ルはＶＢＢ−０．５ＶＩＮに設定されるので、Ｈレベル
は、ＶＥＥ＋２×ＶＢＥ＋０．５ＶＩＮより高電位でな
ければならない。よって、ＱＩを飽和させないためには
、出力信号がＬレベルの時、ＱＩのコレクタ電位はＶＥ
Ｅ＋２×ＶＢＥ＋０．５ＶＩＮより高電位でなければな
らない。よって、トランジスタＱＯのベース・エミッタ
間電圧をＶＢＥとすると、Ｌレベルの下限は、ＶＥＥ＋
ＶＢＥ＋０．５ＶＩＮとなる。次に、図３（ｂ）のＢｉ
ＣＭＯＳインバータについて説明する。ＢｉＣＭＯＳイ
ンバータの入力信号（ＩＮＰＵＴ）のＨレベルの下限は
、電源線の電位ＶＣＤから決まり、トランジスタＭＰの
しきい値電圧を−ＶＴＨとすると、ＶＣＤ−ＶＴＨより
低くは出来ない。なぜならば、ＨレベルがＶＣＤ−ＶＴ
Ｈより低いとＭＰがオンし、貫通電流が流れるからであ
る。また、入力信号（ＩＮＰＵＴ）のＬレベルの上限は
、電源線の電位ＶＥＳから決まり、トランジスタＭＮ１
のしきい値電圧をＶＴＨとすると、ＶＥＳ＋ＶＴＨより
高くは出来ない。なぜならば、ＬレベルがＶＥＳ＋ＶＴ
Ｈより高いとＭＮ１がオンし、貫通電流が流れるからで
ある。ここで、図３（ａ）のＥＣＬ回路で、同図（ｂ）
のＢｉＣＭＯＳ回路を直接駆動する場合を考える。この
時、ＥＣＬ回路の出力信号（ＯＵＴＰＵＴ）が、ＢｉＣ
ＭＯＳ回路の入力信号（ＩＮＰＵＴ）となるので、それ
ぞれのＨレベルの比較から、ＶＣＣ−ＶＢＥ＞ＶＣＤ−
ＶＴＨ　　…………………………………（数１）、また、それぞれのＬレベルの比較から、ＶＥＥ＋ＶＢＥ
＋０．５ＶＩＮ＜ＶＥＳ＋ＶＴＨ　　………………（数
２）を満足しなければならないことがわかる。ここで、ＶＢ
Ｅ，ＶＴＨ，ＶＩＮに一般的な値として、ＶＢＥ＝０．
８Ｖ，ＶＴＨ＝０．８Ｖ，ＶＩＮ＝０．８Ｖを代入する
と、数１は、ＶＣＣ＞ＶＣＤ　　…………………………………………
……………（数３）、数２は、ＶＥＥ＋０．４Ｖ＜ＶＥＳ　　……………………………
……………（数４）、となり、数３−数４より、ＶＣＣ−ＶＥＥ＞ＶＣＤ−ＶＥＳ＋０．４Ｖ……………
…………（数５）が得られる。この数５は、ＥＣＬ回路に印加する電源電
圧（ＶＣＣ−ＶＥＥ）とＢｉＣＭＯＳ回路に印加する電
源電圧（ＶＣＤ−ＶＥＳ）を同じにすると、成立しなく
なるのは明らかである。すなわち、これはＥＣＬ回路で
ＢｉＣＭＯＳ回路を直接駆動できないことを意味してい
る。これが一般的にＥＣＬ回路とＢｉＣＭＯＳ回路との
間に、必ずレベル変換回路が必要となる理由である。

【０００６】上記従来例の様にアドレスバッファをバイ
ポーラＥＣＬ回路で、ワード線ドライバまたはＹドライ
バをＢｉＣＭＯＳ回路で構成した場合も、上記一般論と
同様、アドレスバッファとワード線ドライバまたはＹド
ライバとの間にＥＣＬレベルの信号をＢｉＣＭＯＳレベ
ルの信号に変換するレベル変換回路が必要となるのは明
らかである。このためレベル変換回路での遅延時間分だ
けアクセス時間が遅くなる。これが上記従来例の第１の
問題点である。

【０００７】次に、上記従来例の第２の問題点は、デー
タ線の駆動回路またはデータ線信号の検出回路をバイポ
ーラトランジスタより低速な電界効果トランジスタで構
成、あるいは、これらの回路をＣＭＯＳ回路またはＢｉ
ＣＭＯＳ回路で駆動していたので、データ線の駆動また
はデータ線信号の検出時間が遅く、その分アクセス時間
またはサイクル時間が遅くなる点である。以下では、ま
ず上記従来例での読み出し（アクセス）動作及び書き込
み動作を、図４、図５を用いて簡単に説明する。　　図
４は、図２のメモリセルアレーＣＡと、読み出し・書き
込み回路Ｓのうちの読み出しと再書き込みを行うセンス
系回路の部分だけをさらに詳しく示したものである。本
図においてＨＰはプリチャージ回路、ＳＡ１は第１の差
動増幅器、ＳＡ２は第２の差動増幅器である。センス系
回路の出力は共通データ線ＣＤＬ，ＣＤＲに出力される
。第１の差動増幅器ＳＡ１におけるＮチャネルＭＯＳトラ
ンジスタＭ１７，Ｍ１９は従来のＭＯＳダイナミック形
半導体メモリではセンスアンプと呼ばれるもので、また
ＰチャネルＭＯＳトランジスタＭ１６，Ｍ１８はアクテ
ィブリストア回路と呼ばれるものであるが、これらは一
種の増幅器なので、ここでは総称して第１の差動増幅器
ＳＡ１と呼ぶ。次にこれらの回路の読み出し動作を説明
する。読み出し動作を始める前に、前サイクルの終わり
に第１の差動増幅器ＳＡ１をφＳＡ１，φＳＡ１’を用
いてオフし、プリチャージ信号φｐを高電位に駆動して
プリチャージ回路ＨＰをオンしておく。この結果ＤＬ１
，ＤＲ１あるいはＤＬ２，ＤＲ２等のデータ線対は短絡
されると共にプリチャージ電圧ＶＨに電位が設定される
。ＶＨは、負電源電圧ＶＳＳの約半分の値にしておく。ここで、読み出し動作を始めるには、プリチャージ信号
φｐを低電位に駆動しプリチャージ回路ＨＰをオフし、
前記アドレス信号Ｘｉ、Ｙｉによって選択されたワード
線Ｗ１とＹ選択信号（データ線選択信号）φＹ１を高電
位に駆動する。この時ワード線Ｗ１に接続されたすべて
のメモリセルのＭＯＳトランジスタがオンし、蓄積容量
ＣＳの電荷に応じて、データ線ＤＬ１，ＤＲ１やＤＬ２
，ＤＲ２等に微小な電位差が生じる。この電位差を第２
の差動増幅器ＳＡ２で検出し、その出力ＣＤＬ，ＣＤＲ
を出力バッファに送る。出力バッファではこれを増幅し
、外部へ出力する。これらの動作と並行して、φＳＡ１
，φＳＡ１’で第１の差動増幅器ＳＡ１をオンさせる。このＳＡ１の動作により、メモリセルから読み出された
データ線対の微小な差動信号を増幅し、高電位のデータ
線を０Ｖに、低電位のデータ線をＶＳＳに駆動し、デー
タ線毎にワード線選択されたメモリセルに再書き込みを
行う。

【０００８】以上は読み出し動作（再書き込み動作を含
む）であるが、次に書き込み動作を図５を用いて説明す
る。図５の書き込み回路は図４のセンス回路と合わせて
図２の読み出し・書き込み回路Ｓを構成するものである
。書き込み回路は第１、第２の入力線Ｉ，Ｉ’と、これ
らとデータ線ＤＬ１，ＤＲ１との間に直列に接続された
ＭＯＳトランジスタＭ４０〜Ｍ４３と、これらのゲート
制御線φＲＷ，φＹ１とで構成される。書き込みの場合
にプリチャージ状態からワード線を選択し、例えばＷ１
を高電位にし、データ線対に微小な差動信号が生じるま
では、読み出し動作と全く同様である。この時書き込み
入力線Ｉ，Ｉ’の一方を高電位（０Ｖ）に、他方を低電
位（ＶＳＳ）に設定する。その後書き込みパルスφＲＷ
が印加され、φＹ１で選択されたデータ線対はＩ，Ｉ’
の電位とほぼ等しい電位に強制的に駆動される。こうし
て選択メモリセル（Ｗ１とφＹ１の交点セルＭＣ１１）
のみに所望の情報が書き込まれる。

【０００９】以上では、上記従来例での読み出し（アク
セス）動作及び書き込み動作を、図４、図５を用いて簡
単に説明した。ここで、従来例の第２の問題点は、デー
タ線の駆動回路またはデータ線信号の検出回路をバイポ
ーラトランジスタより低速な電界効果トランジスタで構
成していたので、データ線の駆動またはデータ線信号の
検出時間が遅く、その分アクセス時間またはサイクル時
間が遅くなる点である。すなわち、図４において、プリ
チャージ回路ＨＰが電界効果トランジスタで構成されて
いたため、プリチャージ時間が遅くサイクル時間の増大
を招いた。また、データ線の微小な電位差を検出し、読
み出しを行う第２の差動増幅器ＳＡ２が電界効果トラン
ジスタで構成されていたため、読み出し時間が遅くアク
セス時間の増大を招いた。また、データ線対の微小な差
動信号を増幅し、メモリセルに再書き込みを行う第１の
差動増幅器ＳＡ１が電界効果トランジスタで構成されて
いたため、再書き込み時間が遅くサイクル時間の増大を
招いた。また、図５において、書き込みを行う書き込み
回路が電界効果トランジスタで構成されていたため、書
き込み時間が遅くサイクル時間の増大を招いた。

【００１０】さらに、これらデータ線駆動回路またはデ
ータ線信号検出回路についても、図３で述べた議論が同
様に成立する。すなわち、これらの回路をＥＣＬ回路で
直接駆動することはできず、必ずレベル変換回路が必要
となり、その分遅延時間が増大した。

【００１１】本発明の第１の目的は、上記第１の問題点
、すなわちレベル変換回路での遅延時間分だけアクセス
時間が遅くなるのを解決することにある。また、本発明
の第２の目的は、上記第２の問題点、すなわちデータ線
の駆動またはデータ線信号の検出時間が遅くなるのを解
決することにある。そしてこれにより、本発明はアクセ
ス時間またはサイクル時間を高速化した半導体メモリを
提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
、本発明ではワード線またはデータ線選択信号線をＥＣ
Ｌ回路で駆動することとする。これにより第１の目的が
達成される。

【００１３】またデータ線駆動回路におけるデータ線の
駆動をエミッタまたはコレクタがデータ線に接続されベ
ースが電界効果トランジスタに接続されたバイポーラト
ランジスタで行い、あるいはデータ線信号検出回路にお
けるデータ線信号の検出をゲートがデータ線に接続され
ソースまたはドレインがバイポーラトランジスタに接続
された電界効果トランジスタで行う。これにより第２の
目的が達成される。

【００１４】ここで、データ線をプリチャージするデー
タ線駆動回路は、電界効果トランジスタのゲートを該回
路を駆動するプリチャージ信号線に、ソースまたはドレ
インの一方をプリチャージ電圧設定線に、他方をバイポ
ーラトランジスタのベースに接続し、該バイポーラトラ
ンジスタはコレクタを高電位の電源側に、エミッタをデ
ータ線の一方に接続すればよい。あるいは、データの読
み出し再書き込みのためのデータ線信号検出回路および
データ線駆動回路は、少なくともバイポーラトランジス
タと電界効果トランジスタとの組合せによる構成を含む
ようにし、該組合せによる構成が、電界効果トランジス
タのゲートをデータ線対の一方に、ソースまたはドレイ
ンの一方をバイポーラトランジスタのベースに、他方を
該バイポーラトランジスタのコレクタとともにデータ線
（またはデータ線を所定の電圧に駆動する電圧駆動線）
対の他方に、該バイポーラトランジスタのエミッタを該
電圧駆動線（またはデータ線）対の一方にそれぞれ接続
するものであることとすればよい。またあるいは、デー
タを読み出し出力するデータ線信号検出回路は、電界効
果トランジスタのゲートをデータ線の一方に、ソースま
たはドレインの一方を該バイポーラトランジスタのベー
スに、他方を該バイポーラトランジスタのコレクタとと
もに読み出し出力線対の一方に、該バイポーラトランジ
スタのエミッタをデータ線対選択トランジスタにそれぞ
れ接続し、あるいはさらに、該データ線対選択トランジ
スタをバイポーラトランジスタにより構成するものとす
るのが好ましい。さらに、データの書き込みのためのデ
ータ線駆動回路は、データ線に直列にトランジスタ回路
を設け、該トランジスタ回路をバイポーラトランジスタ
と電界効果トランジスタとにより構成し、該構成が、電
界効果トランジスタのゲートを該トランジスタ回路の制
御線に、ソースまたはドレインの一方を上記バイポーラ
トランジスタのベースに、他方を該バイポーラトランジ
スタのコレクタとともに上記トランジスタ回路の一方の
端子とし、該バイポーラトランジスタのエミッタを該ト
ランジスタ回路の他方の端子とするものとすればよい。

【００１５】このようにすることにより第１や第２の目
的が達成されるが、さらに上記データ線駆動回路または
データ線信号検出回路をＥＣＬ回路で駆動するようにす
ればなお一層の高速化が果たされる。

【００１６】以上の手段の中で、上記メモリセルに印加
する電圧ＶＭと、上記ＥＣＬ回路に印加する電圧ＶＥＥ
と、ＥＣＬ回路の入力信号の電圧振幅ＶＩＮと、バイポ
ーラトランジスタのベース・エミッタ間電圧ＶＢＥと、
電界効果トランジスタのしきい値電圧ＶＴＨの関係を、
ＶＭ＞ＶＥＥ＋ＶＢＥ＋０．５ＶＩＮ−ＶＴＨに設定す
ることとする。この関係はワード線の非選択時のオフ条
件から求められ、ワード線、データ線選択信号線、デー
タ線の駆動回路、またはデータ線信号検出回路をＥＣＬ
回路で駆動するための必須要件である。

【００１７】

【作用】上記第１の目的を達成する手段は、ワード線ド
ライバまたはＹドライバをバイポーラＥＣＬ回路で構成
するものであるため、バイポーラＥＣＬ回路で構成され
たアドレスバッファとワード線ドライバまたはＹドライ
バとの間にＥＣＬレベルの信号をＢｉＣＭＯＳレベルの
信号に変換するレベル変換回路が不必要となり、レベル
変換回路での遅延時間分だけアクセス時間が遅くなると
いう問題点を解決することになる。

【００１８】上記第２の目的を達成する手段では、デー
タ線の駆動またはデータ線信号の検出に電界効果トラン
ジスタより高速なバイポーラトランジスタを利用でき、
高速化を果たすことが可能になる。とくに、データ線の
駆動に関して、上記データ線を例えば図７のプリチャー
ジ回路のＱＰＬのようにバイポーラトランジスタのエミ
ッタに接続し、あるいは、例えば図８のセンス回路のＱ
ＡＬのようにデータ線をバイポーラトランジスタのコレ
クタに接続し、あるいはさらにこれらのトランジスタの
ベースを電界効果トランジスタに接続してデータ線を駆
動することにより、バイポーラトランジスタの増幅機能
を利用し、電界効果トランジスタの負荷駆動能力を増大
させ、これにより例えばプリチャージやデータの再書き
込みのためのデータ線の駆動を高速化させ得るようにな
る。データの書き込みのためのデータ線の駆動も同様で
ある。　　　　またデータ線信号の検出に関して、例え
ば図９、図１０のセンス回路のＱＢＬや図１１のセンス
回路のＱＳＬのように、電界効果トランジスタのゲート
をデータ線に接続し、ソースまたはドレインをバイポー
ラトランジスタに接続することにより、電界効果トラン
ジスタで検出されたデータ線の微小な信号をバイポーラ
トランジスタにより増幅し、これにより負荷駆動能力を
増大させ、信号検出を高速化させることが可能になる。

【００１９】またデータ線駆動回路またはデータ線信号
検出回路をさらにＥＣＬ回路で駆動すれば、これらの回
路の駆動についてもレベル変換の必要がなくなり、さら
にアクセス時間の高速化を招く。

【００２０】ワード線やデータ線選択信号線やデータ線
の駆動回路またはデータ線信号検出回路を高速化のため
ＥＣＬ回路で駆動しても、本発明の手段の中で示した、
メモリセルに印加する電圧ＶＭに関する関係式で示され
るように所要の電圧間の関係が満足されなければ、ワー
ド線の非選択時に該ワード線をオフ状態にすることが出
来なくなる。すなわち、逆に、上記関係式を満足するよ
う電圧設定することにより、ＥＣＬ回路による高速駆動
を果たすことが可能になる。

【００２１】以上により本発明は半導体メモリにおける
アクセス時間およびサイクル時間の高速化をもたらす。

【００２２】

【実施例】図６は、本発明の第１の実施例を示す図であ
り、ワード線ドライバの回路図である。本図で、ＤＲは
ワード線ドライバ、ＭＣはメモリセル、ＩＮはドライバ
入力信号、Ｗはワード線、Ｄはデータ線である。本図で
は、ワード線ドライバをバイポーラＥＣＬ回路で構成し
ているため、バイポーラＥＣＬ回路で構成されたアドレ
スバッファとワード線ドライバとの間に、ＥＣＬレベル
の信号をＢｉＣＭＯＳレベルの信号に変換するレベル変
換回路が不必要となり、レベル変換回路での遅延時間分
だけアクセス時間が遅くなるという問題点を解決できる
。ただし、ここで、ワード線ドライバをバイポーラＥＣ
Ｌ回路で構成すると、既に述べたように、ワード線のＬ
レベルの下限は、ＶＥＥ＋ＶＢＥ＋０．５ＶＩＮとなる
。一方メモリセルＭＣ内のＭＯＳトランジスタはワード
線が非選択の時オフしなければならないので、ワード線
のＬレベルの上限は、ＶＭ＋ＶＴＨとなる。よって、Ｖ
ＥＥ＋ＶＢＥ＋０．５ＶＩＮ＜ＶＭ＋ＶＴＨ　　………
…………（数６）、すなわち、ＶＭ＞ＶＥＥ＋ＶＢＥ＋０．５ＶＩＮ−ＶＴＨ　　……
……………（数７）が成立しなければならない。これは、ＶＭをＶＥＥ＋Ｖ
ＢＥ＋０．５ＶＩＮ−ＶＴＨより高い電位に設定するこ
とで実現できる。

【００２３】なお、本ワード線ドライバＤＲにおいて、
バイポーラトランジスタＱＩを並列に複数個設けて、Ｄ
Ｒにデコード機能の一部または全部を取り込むこともで
きる。　　また、以上では、ワード線ドライバについて
議論してきたが、同様の議論がＹドライバに関しても成
立する。

【００２４】図７は、本発明の第２の実施例を示す図で
あり、図４と同様、図２のメモリセルアレーＣＡと、読
み出し・書き込み回路Ｓのうちの読み出しと再書き込み
を行うセンス系回路の部分だけをさらに詳しく示したも
のである。本図が図４と異なる点は、プリチャージ回路
ＨＰを、図４では電界効果トランジスタで構成していた
のに対し、本図ではバイポーラトランジスタを含んで構
成している点である。本図において、プリチャージ信号
φｐを高電位に駆動してプリチャージ回路ＨＰをオンす
ると、ＤＬ１，ＤＲ１あるいはＤＬ２，ＤＲ２等のデー
タ線対は短絡されると共にプリチャージ電圧ＶＨよりＶ
ＢＥだけ低い電位にプリチャージされる。図４では、負
荷駆動能力の小さい電界効果トランジスタＭ１２，Ｍ１
３でデータ線をプリチャージしていたので、プリチャー
ジ時間が遅かったが、本図においては、電界効果トラン
ジスタＭＰＬ，ＭＰＲの負荷駆動能力が、バイポーラト
ランジスタＱＰＬ，ＱＰＲによって、ｈＦＥ（バイポー
ラトランジスタのエミッタ接地電流増幅率、例えばｈＦ
Ｅ＝１００）倍に増大されるので、その分プリチャージ
時間が高速となる。よって、その分、サイクル時間を高
速化できる。あるいは、さらに、図６で述べたようにＶ
Ｍを高い電位に設定すると、プリチャージ信号φｐを、
例えば図３（ａ）に示したＥＣＬ回路で発生することが
可能となり、さらに高速化が図れる。なお、本図でデー
タ線のプリチャージ電圧を、図４と同じにしたければ、
本図のＶＨを図４のＶＨよりＶＢＥだけ高く設定すれば
よい。

【００２５】図８は、本発明の第３の実施例を示す図で
あり、図４と同様、図２のメモリセルアレーＣＡと、読
み出し・書き込み回路Ｓのうちの読み出しと再書き込み
を行うセンス系回路の部分だけをさらに詳しく示したも
のである。本図が図４と異なる点は、第１の差動増幅器
ＳＡ１内のセンスアンプを、図４では電界効果トランジ
スタで構成していたのに対し、本図ではバイポーラトラ
ンジスタを含んで構成している点である。本図において
、φＳＡ１，φＳＡ１’で第１の差動増幅器ＳＡ１をオ
ンさせると、メモリセルから読み出されたデータ線対の
微小な差動信号を増幅し、高電位のデータ線をφＳＡ１
’に、低電位のデータ線をφＳＡ１＋ＶＢＥに駆動し、
データ線毎にワード線選択されたメモリセルに再書き込
みを行う。図４では、負荷駆動能力の小さい電界効果ト
ランジスタＭ１７，Ｍ１９で低電位のデータ線をφＳＡ
１に駆動（放電）していたので、駆動に要する時間（放
電時間）が遅かったが、本図においては、電界効果トラ
ンジスタＭＡＬ，ＭＡＲの負荷駆動能力が、バイポーラ
トランジスタＱＡＬ，ＱＡＲによって、ｈＦＥ（バイポ
ーラトランジスタのエミッタ接地電流増幅率、例えばｈ
ＦＥ＝１００）倍に増大されるので、その分、放電時間
が高速となる。よって、その分、再書き込み時間が高速
となりサイクル時間を高速化できる。あるいは、さらに
、図６で述べたようにＶＭを高い電位に設定すると、φ
ＳＡ１，φＳＡ１’を、例えば図３（ａ）に示したＥＣ
Ｌ回路で発生することが可能となり、さらに高速化が図
れる。なお、本図で低電位のデータ線の駆動電圧を、図
４と同じにしたければ、本図のφＳＡ１を図４のφＳＡ
１よりＶＢＥだけ低く設定すればよい。

【００２６】図９は、本発明の第４の実施例を示す図で
あり、図４と同様、図２のメモリセルアレーＣＡと、読
み出し・書き込み回路Ｓのうちの読み出しと再書き込み
を行うセンス系回路の部分だけをさらに詳しく示したも
のである。本図が図４と異なる第１点は、図８と同様、
第１の差動増幅器ＳＡ１内のセンスアンプを、図４では
電界効果トランジスタで構成していたのに対し、本図で
はバイポーラトランジスタを含んで構成している点であ
る。このようにすると、データ線の放電時間が高速とな
り、その分、再書き込み時間が高速となりサイクル時間
を高速化できることは既に述べた。本図が図４と異なる
第２点は、第１の差動増幅器ＳＡ１内のアクティブリス
トア回路を、図４では電界効果トランジスタで構成して
いたのに対し、本図ではバイポーラトランジスタを含ん
で構成している点である。本図において、φＳＡ１，φ
ＳＡ１’で第１の差動増幅器ＳＡ１をオンさせると、メ
モリセルから読み出されたデータ線対の微小な差動信号
を増幅し、高電位のデータ線をφＳＡ１’−ＶＢＥに、
低電位のデータ線をφＳＡ１＋ＶＢＥに駆動し、データ
線毎にワード線の選択されたメモリセルに再書き込みを
行う。図４では、負荷駆動能力の小さい電界効果トラン
ジスタＭ１６，Ｍ１８で高電位のデータ線をφＳＡ１’
に駆動（充電）していたので、駆動に要する時間（充電
時間）が遅かったが、本図においては、電界効果トラン
ジスタＭＢＬ，ＭＢＲの負荷駆動能力が、バイポーラト
ランジスタＱＢＬ，ＱＢＲによって、ｈＦＥ（バイポー
ラトランジスタのエミッタ接地電流増幅率、例えばｈＦ
Ｅ＝１００）倍に増大されるので、その分、充電時間が
高速となる。よって、その分、再書き込み時間が高速と
なりサイクル時間をさらに高速化できる。あるいは、さ
らに、図６で述べたようにＶＭを高い電位に設定すると
、φＳＡ１，φＳＡ１’を、例えば図３（ａ）に示した
ＥＣＬ回路で発生することが可能となり、さらに高速化
が図れる。なお、本図で高電位のデータ線の駆動電圧を
、図４と同じにしたければ、本図のφＳＡ１’を図４の
φＳＡ１’よりＶＢＥだけ高く設定すればよい。

【００２７】図１０は、本発明の第５の実施例を示す図
であり、図４と同様、図２のメモリセルアレーＣＡと、
読み出し・書き込み回路Ｓのうちの読み出しと再書き込
みを行うセンス系回路の部分だけをさらに詳しく示した
ものである。本図が図９と異なる点は、第１の差動増幅
器ＳＡ１内のアクティブリストア回路を、図９ではｎｐ
ｎバイポーラトランジスタで構成していたのに対し、本
図ではｐｎｐバイポーラトランジスタを含んで構成して
いる点である。よって、本図においても、図９で述べた
議論がそのまま成立する。すなわち、電界効果トランジ
スタＭＢＬ，ＭＢＲの負荷駆動能力が、バイポーラトラ
ンジスタＱＢＬ，ＱＢＲによって、ｈＦＥ（バイポーラ
トランジスタのエミッタ接地電流増幅率、例えばｈＦＥ
＝１００）倍に増大されるので、その分、充電時間が高
速となる。よって、その分、再書き込み時間が高速とな
りサイクル時間をさらに高速化できる。あるいは、さら
に、図６で述べたようにＶＭを高い電位に設定すると、
φＳＡ１，φＳＡ１’を、例えば図３（ａ）に示したＥ
ＣＬ回路で発生することが可能となり、さらに高速化が
図れる。なお、本図で高電位のデータ線の駆動電圧を、
図４と同じにしたければ、本図のφＳＡ１’を図４のφ
ＳＡ１’よりＶＢＥだけ高く設定すればよい。

【００２８】図１１は、本発明の第６の実施例を示す図
であり、図４と同様、図２のメモリセルアレーＣＡと、
読み出し・書き込み回路Ｓのうちの読み出しと再書き込
みを行うセンス系回路の部分だけをさらに詳しく示した
ものである。本図が図４と異なる点は、第２の差動増幅
器ＳＡ２を、図４では電界効果トランジスタで構成して
いたのに対し、本図ではバイポーラトランジスタを含ん
で構成している点である。本図において、データ線のプ
リチャージを行い、前記アドレス信号Ｘｉ、Ｙｉによっ
て選択されたワード線Ｗ１とＹ選択信号（データ線選択
信号）φＹ１を高電位に駆動すると、ワード線Ｗ１に接
続されたすべてのメモリセルのＭＯＳトランジスタがオ
ンし、蓄積容量ＣＳの電荷に応じて、データ線ＤＬ１，
ＤＲ１やＤＬ２，ＤＲ２等に微小な電位差が生じる。こ
の電位差を第２の差動増幅器ＳＡ２で検出し、その出力
ＣＤＬ，ＣＤＲを出力バッファに送る。出力バッファで
はこれを増幅し、外部へ出力する。図４では、負荷駆動
能力の小さい電界効果トランジスタＭ２１，Ｍ２２で共
通データ線ＣＤＬ，ＣＤＲを駆動していたので、データ
線信号の検出時間が遅かったが、本図においては、電界
効果トランジスタＭＳＬ，ＭＳＲの負荷駆動能力が、バ
イポーラトランジスタＱＳＬ，ＱＳＲによって、ｈＦＥ
（バイポーラトランジスタのエミッタ接地電流増幅率、
例えばｈＦＥ＝１００）倍に増大されるので、その分デ
ータ線信号の検出時間が高速となる。よって、その分、
アクセス時間を高速化できる。なお、本図で、バイポー
ラトランジスタＱＳＬ，ＱＳＲのベースを直接データ線
に接続していない理由は、もし、ＱＳＬ，ＱＳＲのベー
スを直接データ線に接続すると、ベース電流により、デ
ータ線対に生じた微小な電位差が打ち消されてしまい、
雑音等に対して弱くなるからである。

【００２９】図１２は、本発明の第７の実施例を示す図
であり、図４と同様、図２のメモリセルアレーＣＡと、
読み出し・書き込み回路Ｓのうちの読み出しと再書き込
みを行うセンス系回路の部分だけをさらに詳しく示した
ものである。本図が図４と異なる第１点は、第１１図と
同様、第２の差動増幅器ＳＡ２を、図４では電界効果ト
ランジスタＭ２１，Ｍ２２で構成していたのに対し、本
図ではバイポーラトランジスタＱＳＬ，ＱＳＲを含んで
構成している点である。このようにすると、データ線信
号の検出時間が高速となり、よって、その分、アクセス
時間を高速化できることは既に述べた。本図が図４と異
なる第２点は、図４では、スイッチング速度の遅い電界
効果トランジスタＭ２３でスイッチングを行っていたの
に対し、本図においては、スイッチング速度の速いバイ
ポーラトランジスタＱＳでスイッチングを行っている点
である。このようにすると、スイッチング時間が高速化
され、その分データ線信号の検出時間が高速となり、ア
クセス時間をさらに高速化できる。あるいは、さらに、
Ｙ選択信号（データ線選択信号）φＹ１を、例えば図３
（ａ）に示したＥＣＬ回路で発生すると、さらに高速化
が図れる。

【００３０】以上では、プリチャージ回路ＨＰ、第１の
差動増幅器ＳＡ１内のセンスアンプ、第１の差動増幅器
ＳＡ１内のアクティブリストア回路、第２の差動増幅器
ＳＡ２の高速化をそれぞれ別々に説明してきたが、これ
らを適当に組み合わせて使用することもできる。

【００３１】図１３は、本発明の第８の実施例を示す図
であり、図４と同様、図２のメモリセルアレーＣＡと、
読み出し・書き込み回路Ｓのうちの読み出しと再書き込
みを行うセンス系回路の部分だけをさらに詳しく示した
ものである。本図では、プリチャージ回路ＨＰに図７の
回路、第１の差動増幅器ＳＡ１に図９の回路、第２の差
動増幅器ＳＡ２に図１２の回路を使用している。よって
、本図では、データ線の駆動及びデータ線信号の検出時
間を高速化でき、その分アクセス時間及びサイクル時間
を高速化できる。

【００３２】図１４は、本発明の第９の実施例を示す図
であり、図５と同様書き込み回路を示しており、この書
き込み回路は、例えば図４のセンス回路と合わせて図２
の読み出し・書き込み回路Ｓを構成するものである。本
図が図５と異なる点は、書き込み回路を、図５では電界
効果トランジスタで構成していたのに対し、本図ではバ
イポーラトランジスタを含んで構成している点である。本図の書き込み回路は第１、第２の書き込み入力線Ｉ，
Ｉ’と、これらとデータ線ＤＬ１，ＤＲ１との間に挿入
されたＭＯＳトランジスタＭ４０〜Ｍ４３とバイポーラ
トランジスタＱＷＬ，ＱＷＲと、ＭＯＳトランジスタの
ゲート制御線φＲＷ，φＹ１とで構成される。本回路で
書き込みを行う場合は、書き込み入力線Ｉ，Ｉ’の一方
を低電位（例えばＶＳＳ）に設定し、書き込みパルスφ
ＲＷを印加する。この時、φＹ１で選択されたデータ線
対の一方は、低電位のＩまたはＩ’によって、低電位の
電位よりＶＢＥ高い電位（ＶＳＳ＋ＶＢＥ）に強制的に
駆動（放電）される。こうして選択メモリセル（Ｗ１と
φＹ１の交点セルＭＣ１１）のみに所望の情報が書き込
まれる。図５では、負荷駆動能力の小さい電界効果トラ
ンジスタＭ４２，Ｍ４３でデータ線を駆動（放電）して
いたので、駆動（放電）時間が遅かったが、本図におい
ては、電界効果トランジスタＭ４２，Ｍ４３の負荷駆動
能力が、バイポーラトランジスタＱＷＬ，ＱＷＲによっ
て、ｈＦＥ（バイポーラトランジスタのエミッタ接地電
流増幅率、例えばｈＦＥ＝１００）倍に増大されるので
、その分駆動（放電）時間が高速となる。よって、その
分、書き込み時間を高速化でき、サイクル時間を高速化
できる。あるいは、さらに、図６で述べたようにＶＭを
高い電位に設定すると、Ｉ，Ｉ’の電位，φＲＷまたは
φＹ１を、例えば図３（ａ）に示したＥＣＬ回路で発生
することが可能となり、さらに高速化が図れる。なお、
本図でデータ線の書き込み電圧を、図５と同じにしたけ
れば、本図のＩ，Ｉ’の電位を図５のＩ，Ｉ’の電位よ
りＶＢＥだけ高く設定すればよい。

【００３３】以上では、ワード線ドライバを中心とする
ワード線選択系回路、Ｙドライバを中心とするＹ選択系
回路、読み出しと再書き込みを行うセンス系回路、およ
び書き込み回路の高速化をそれぞれ別々に説明してきた
が、これらを適当に組み合わせて使用することもできる
。

【００３４】図１は、本発明の第１０の実施例を示す図
であり、半導体メモリの主要回路図を示したものである
。本図で、データ線ＤＲ１，ＤＲ２に接続されるＤＭＣ
１，ＤＭＣ２はダミーメモリセルと呼ばれるもので、通
常のメモリセルの半分の容量値を持つキャパシタで構成
されている。本図では、ワード線ドライバＸＤ１に図６
の回路、ＹドライバＹＤ１に図６の回路、センス系回路
に図１３の回路を使用している。よって、本図では、ア
ドレスバッファとワード線ドライバまたはＹドライバと
の間にＥＣＬレベルの信号をＢｉＣＭＯＳレベルの信号
に変換するレベル変換回路が不必要となり、さらに、デ
ータ線の駆動及びデータ線信号の検出時間を高速化でき
る。よって、その分アクセス時間及びサイクル時間を高
速化できる。

【００３５】図１５は、ワード線ドライバとアドレスバ
ッファとをＥＣＬ回路で構成した本発明の実施例を、図
１６は、ＹドライバとアドレスバッファとをＥＣＬ回路
で構成した本発明の実施例をそれぞれ示す。また図１７
はＥＣＬ回路で構成した出力バッファの実施例を示し、
図１のＣＤＬおよびＣＤＲの信号を差動増幅するもので
ある。

【００３６】

【発明の効果】以上述べてきたように、本発明を用いる
と、ワード線ドライバまたはＹドライバをバイポーラＥ
ＣＬ回路で構成しているため、バイポーラＥＣＬ回路で
構成されたアドレスバッファとワード線ドライバまたは
Ｙドライバとの間にＥＣＬレベルの信号をＢｉＣＭＯＳ
レベルの信号に変換するレベル変換回路が不必要となり
、レベル変換回路での遅延時間分だけアクセス時間を高
速化できる。

【００３７】また、データ線の駆動回路またはデータ線
信号の検出回路を電界効果トランジスタより高速なバイ
ポーラトランジスタを含んで構成し、あるいは、さらに
、これらの回路をＥＣＬ回路で駆動しているので、デー
タ線の駆動またはデータ線信号の検出時間が高速になり
、その分アクセス時間またはサイクル時間を高速化でき
る。

【図面の簡単な説明】

【図１】本発明の第１０の実施例を示す図であり、半導
体メモリの主要回路図である。

【図２】半導体メモリのブロック図である。

【図３】図３（ａ）はＥＣＬインバータを示す図であり
、図３（ｂ）はＢｉＣＭＯＳインバータを示す図である
。

【図４】従来のセンス系回路を示す図である。

【図５】従来の書き込み回路を示す図である。

【図６】本発明の第１の実施例を示す図であり、ワード
線ドライバの回路図である。

【図７】本発明の第２の実施例を示す図であり、センス
系回路を示す図である。

【図８】本発明の第３の実施例を示す図であり、センス
系回路を示す図である。

【図９】本発明の第４の実施例を示す図であり、センス
系回路を示す図である。

【図１０】本発明の第５の実施例を示す図であり、セン
ス系回路を示す図である。

【図１１】本発明の第６の実施例を示す図であり、セン
ス系回路を示す図である。

【図１２】本発明の第７の実施例を示す図であり、セン
ス系回路を示す図である。

【図１３】本発明の第８の実施例を示す図であり、セン
ス系回路を示す図である。

【図１４】本発明の第９の実施例を示す図であり、書き
込み回路を示す図である。

【図１５】ワード線ドライバとアドレスバッファとの実
施例図である。

【図１６】Ｙドライバとアドレスバッファとの実施例図
である。

【図１７】データ線信号の出力バッファの実施例図であ
る。

【符号の説明】

ＣＡ……メモリセルアレー、Ｗ……ワード線、Ｄ……データ線、ＭＣ……メモリセル、Ｘｉ……ワード線Ｗを選択するためのアドレス信号、Ｘ
Ｂ……Ｘアドレスバッファ、ＸＤ……Ｘデコーダ・ドライバ、Ｙｉ……データ線Ｄを選択するためのアドレス信号、Ｙ
Ｂ……Ｙアドレスバッファ、ＹＤ……Ｙデコーダ・ドライバ、Ｓ……読み出し・書き込み回路、ＷＥ……読み書き制御信号、ＤＩ……データ入力信号、ＣＮＴ……読み書き制御回路、ＤＢ……出力バッファ、ＤＯ……データ出力信号。

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、複数のデータ線と、上
記ワード線と上記データ線の交点に配置されたキャパシ
タを含んで構成される複数のメモリセルとからなる半導
体メモリにおいて、上記ワード線またはデータ線選択信
号線をＥＣＬ回路で駆動することを特徴とする半導体メ
モリ。
【請求項２】複数のワード線と、複数のデータ線と、上
記ワード線と上記データ線の交点に配置されたキャパシ
タを含んで構成される複数のメモリセルを有し、さらに
少なくともデータ線のプリチャージのためのデータ線駆
動回路と、データの読み出し再書き込みのためのデータ
線信号検出回路およびデータ線駆動回路と、データを読
み出し出力するためのデータ線信号検出回路と、データ
の書き込みのためのデータ線駆動回路を有する半導体メ
モリにおいて、データ線の駆動をエミッタまたはコレク
タがデータ線に接続されベースが電界効果トランジスタ
に接続されたデータ線駆動回路内のバイポーラトランジ
スタで行い、あるいはデータ線信号の検出をゲートがデ
ータ線に接続されソースまたはドレインがバイポーラト
ランジスタに接続されたデータ線信号検出回路内の電界
効果トランジスタで行うことを特徴とする半導体メモリ
。
【請求項３】請求項２記載のデータ線駆動回路が、デー
タ線をプリチャージするデータ線駆動回路において、電
界効果トランジスタのゲートを該データ線駆動回路を駆
動するプリチャージ信号線に、ソースまたはドレインの
一方をプリチャージ電圧設定線に、他方をバイポーラト
ランジスタのベースに接続し、該バイポーラトランジス
タはコレクタを高電位の電源側に、エミッタをデータ線
の一方に接続するものであることを特徴とする半導体メ
モリ。
【請求項４】請求項２記載のデータ線信号検出回路およ
びデータ線駆動回路が、データの読み出し再書き込み回
路において少なくともバイポーラトランジスタと電界効
果トランジスタとの組合せによる構成を含み、該組合せ
による構成が、電界効果トランジスタのゲートをデータ
線対の一方に、ソースまたはドレインの一方をバイポー
ラトランジスタのベースに、他方を該バイポーラトラン
ジスタのコレクタとともにデータ線（またはデータ線を
所定の電圧に駆動する電圧駆動線）対の他方に、該バイ
ポーラトランジスタのエミッタを該電圧駆動線（または
データ線）対の一方にそれぞれ接続するものであること
を特徴とする半導体メモリ。
【請求項５】請求項２記載のデータ線信号検出回路が、
データを読み出し出力するデータ線信号検出回路におい
て、電界効果トランジスタのゲートをデータ線の一方に
、ソースまたはドレインの一方を該バイポーラトランジ
スタのベースに、他方を該バイポーラトランジスタのコ
レクタとともに読み出し出力線対の一方に、該バイポー
ラトランジスタのエミッタをデータ線対選択トランジス
タにそれぞれ接続し、あるいはさらに、該データ線対選
択トランジスタをバイポーラトランジスタにより構成す
るものであることを特徴とする半導体メモリ。
【請求項６】請求項２記載のデータ線駆動回路が、デー
タの書き込みのためのデータ線駆動回路において、デー
タ線に直列にトランジスタ回路を設け、該トランジスタ
回路をバイポーラトランジスタと電界効果トランジスタ
とにより構成し、該構成が、電界効果トランジスタのゲ
ートを該トランジスタ回路の制御線に、ソースまたはド
レインの一方を上記バイポーラトランジスタのベースに
、他方を該バイポーラトランジスタのコレクタとともに
上記トランジスタ回路の一方の端子とし、該バイポーラ
トランジスタのエミッタを該トランジスタ回路の他方の
端子とするものであることを特徴とする半導体メモリ。
【請求項７】上記データ線駆動回路またはデータ線信号
検出回路をＥＣＬ回路で駆動することを特徴とする請求
項２乃至請求項６の何れかに記載の半導体メモリ。
【請求項８】上記メモリセルに印加する電圧ＶＭと、上
記ＥＣＬ回路に印加する電圧ＶＥＥと、ＥＣＬ回路の入
力信号の電圧振幅ＶＩＮと、バイポーラトランジスタの
ベース・エミッタ間電圧ＶＢＥと、電界効果トランジス
タのしきい値電圧ＶＴＨの関係を、ＶＭ＞ＶＥＥ＋ＶＢＥ＋０．５ＶＩＮ−ＶＴＨに設定す
ることを特徴とする請求項１または請求項７記載の半導
体メモリ。