JPH04284083A - スムージング処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像メモリに格納され
たパターンデータを補間処理することにより滑らかな画
像状態に表示するスムージング処理回路に係り、特に簡
単な回路構成で適正な着色をも行いうるスムージング処
理回路に関するものである。

【０００２】

【従来の技術】表示画面に文字、図形などのキャラクタ
パターンデータを表示する文字放送受信システムでは、
キャラクタジェネレータなどに格納されたキャラクタパ
ターンデータに対応したコード信号を受信し、このコー
ド信号によりキャラクタパターンデータを読み出して画
像メモリに書き込んでいる。そしてキャラクタパターン
データが書き込まれた後、画像メモリからキャラクタパ
ターンデータを読み出して表示している。

【０００３】しかしながら、近年ＥＤＴＶなどのテレビ
ジョン受信機の高画質化にともない上記システムも滑ら
かな文字の表示の要求が高まった。そこで、画像メモリ
に格納されたパターンデータを補間処理することにより
滑らかな画像を表示するスムージング処理が行われるよ
うになった。

【０００４】以下図面を参照しながら、従来のスムージ
ング処理を行った表示装置の一例について説明する。図
９は従来のスムージング処理を行う画像表示装置におけ
るスムージング処理回路のブロック図、図１１、図１２
は同スムージング処理回路の各部におけるタイミングチ
ャート、図１３はスムージング処理結果を示す図である
。

【０００５】図９において、１０１　は画像メモリ、１
０２　〜１０５　は画像メモリ１０１　の出力をラッチ
するラッチ回路である。１０６　〜１０９　はラッチ回
路１０２　〜１０５　から出力されるパターンデータ（
Ｙ）、前景色信号（ＦＧ）、背景色信号（ＢＧ）、アト
リビュート（ＤＡ）の８ビットパラレルデータを１ドッ
トごとのシリアルデータに並列／直列変換する並列／直
列変換回路である。スムージング判定はパターンデータ
を用いて行うため、まず画像メモリから前景色信号、背
景色信号よりも先読みしたパターンデータとアトリビュ
ートをＹＬＧ，ＤＡＬＧによりラッチ回路１０２　、１
０５　に読出し（読み出しのタイミングは図１１に示す
）、並列／直列変換回路１０６　、１０９　により並列
／直列変換を行い、表示属性制御回路１１０　によりフ
ラッシング、コンシールなどの表示属性制御を行う。そ
して、この表示属性制御後のパターンデータをスムージ
ング判定回路１１１　に入力する。

【０００６】本例における画像表示装置は倍密度のノン
インターレースであり、２ラインづつ同じデータが表示
されるため現在表示ラインが２ラインのうちの上のライ
ンか下のラインかはライン判定回路１１２　で判定され
、このライン判定回路１１２　から出力される判定信号
ＩＮＤＥＸは上記表示属性制御後のパターンデータとと
もにスムージング判定回路１１１　に入力される。

【０００７】スムージング判定回路１１１　（その詳細
な構成はたとえば後述する図２のブロック図と同じであ
る）では、表示属性制御後のパターンデータが入力され
るラインメモリ２０〜２４およびラッチ回路２５〜４２
（図２）によりスムージング判別データを取り出し、こ
れらのデータをスムージングアルゴリズム回路４３（図
２）に入力し、現在表示画素に対して２ライン毎同じデ
ータが表示されていることを考慮してスムージング処理
を行うか否かを判定し、行う場合には上のラインの前半
の半画素で行うか後半の半画素で行うか下のラインの前
半の半画素で行うか後半の半画素で行うかを判定し、さ
らにライン判定回路１１２　の出力から現在表示ライン
を認識し現在表示ラインの前半の半画素でスムージング
を行うか後半の半画素でスムージングを行うかを判定す
る。このスムージングアルゴリズム回路４３（図２）の
出力として、前半の半画素でスムージングを行う場合に
はＬＳＭに１を出力し、後半の半画素でスムージングを
行う場合にはＲＳＭに１を出力する。

【０００８】次に、スムージング処理前のパターンデー
タ（回路１１０　の出力）をスムージング画素とのタイ
ミングを合わせるラッチ回路１１３　を通した後のパタ
ーンデータ、スムージング判定回路、回路１１１　の出
力ＲＳＭ，ＬＳＭおよびそれらのスムージング画素を付
加するタイミングを制御するＲＳＭＬ，ＬＳＭＬをスム
ージング画素付加処理回路１１４　に入力する。回路１
１４　の実際の回路を図１０に、そのタイミングチャー
トを図１２に示す。最後に、回路１１４　のＡＮＤゲー
ト１１６　または１１７　によりパターンデータにスム
ージング画素が付加されたパターンデータＹ′（回路１
１４　のＯＲゲート１１８　の出力）により、前景色（
回路１０７　の出力）、後景色（回路１０８　の出力）
を切り換え回路１１５　で切り換えることにより、図１
３に示すように、スムージング処理が行われたＲ′、Ｇ
′、Ｂ′、ＲＩ′を得ることができる。図１３は斜め線
におけるスムージング処理結果例を示す。

【０００９】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、パターンデータに対してスムージング画
素を付加することによりスムージング処理を行い、その
パターンデータを切り換え信号として前景色と後景色を
切り換えている。そこで図１４のように、最小の着色単
位であるミニブロックの境目でスムージング画素の付加
によりスムージング処理を行った場合、半画素が付加さ
れる単位画素（　元パターンデータ）　とは異なった色
（図１４では赤として示されている）で上記半画素が表
示されることが生じ、視覚上非常に見づらいという問題
を有していた。

【００１０】また、スムージング判別を行うときに精度
よく判別が行うためには、現在表示画素の周りの多くの
判別データを必要とするが、多くの判別データを取り出
すために回路構成としても規模の大きなものとなってし
まうという問題を有していた。

【００１１】本発明は上記問題に鑑み、回路規模を小さ
くした回路構成で、色ずれのないスムージング処理が行
えるスムージング処理回路を提供することを目的とする
ものである。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に本発明のスムージング処理回路は、文字放送受信画像
を倍密度のノンインターレースによって表示するように
構成された画像表示装置において、単位画素によって行
方向および列方向のマトリックスを構成するパターンデ
ータが格納される画像メモリと、この画像メモリから読
出したパターンデータ、着色データ、表示属性制御デー
タ、スムージング処理用のパターンデータ、表示属性制
御データを並列／直列変換する第１〜第６の並列／直列
変換回路と、第１〜第４の並列／直列変換回路出力より
得られたパターンデータ、着色データ、表示属性制御デ
ータをデコードしてＲ、Ｇ、Ｂ、ＲＩを得るデコード回
路と、第５〜第６の並列／直列変換回路出力より得られ
、かつ第１、第４の並列／直列変換回路出力より得られ
たパターンデータ、表示属性制御データに比べ先読みさ
れたスムージング処理用のパターンデータ、表示属性制
御データをデコードして得たデータを後述のゲート回路
において現在表示画素と位相が合うように遅延させる第
１のラインメモリ群と第１のラッチ回路群と、本画像表
示装置は倍密度のノンインターレースであり２ラインづ
つ同じデータが表示されるため、現在表示ラインが２ラ
インの中の上のラインか下のラインかを判定するための
ライン判定回路と、上記第１のラインメモリ群と第１の
ラッチ回路群のそれぞれの出力から得られたデータを用
いて現在表示画素に対して２ライン毎同じデータが表示
されていることを考慮してスムージング処理を行うか否
かを判定し、行う場合には上のラインの前半の半画素で
行うか後半の半画素で行うか下のラインの前半の半画素
で行うか後半の半画素で行うかを判定し、さらに上記ラ
イン判定回路の出力から現在表示ラインを認識し現在表
示ラインの前半の半画素でスムージングを行うか後半の
半画素でスムージングを行うかを判定するスムージング
判定回路と、上記デコード回路より得られたＲ、Ｇ、Ｂ
、ＲＩ信号において現在表示画素およびその左側、右側
の２画素をそれぞれラッチする第３、第２、第４のラッ
チ回路と、スムージング判定回路の出力により前半の半
画素で行うとの判定結果が得られたときは第４のラッチ
回路のデータをカラーデータとして選択し、後半の半画
素で行うとの判定結果が得られたときは第２のラッチ回
路のデータをカラーデータとして選択し、スムージング
を行わないとの判定結果が得られたときは第３のラッチ
回路のデータをカラーデータとして選択するゲート回路
とを備え、色ずれのないスムージング処理が行えるよう
に構成したものである。

【００１３】また、本発明のスムージング処理回路は、
上記のような２ラインづつ同じデータが表示される画像
表示装置での第１のラインメモリ群を２ラインメモリ群
で構成し、スムージング判定回路において半分の数の判
定データで同等のスムージング判定が行えるように構成
したものである。

【００１４】さらに、本発明のスムージング処理回路は
、上記回路構成の中のライン判定回路を奇数フィールド
と偶数フィールドを判定するフィールド判定回路で構成
し、文字放送受信画像を単密度のインターレースによっ
て表示するように構成された画像表示装置においても、
色ずれのないスムージング処理が行えるように構成した
ものである。

【００１５】

【作用】本発明は上記した構成によって、スムージング
判別を行った後付加するスムージング画素を従来のよう
にパターンデータに対して付加するのではなく、ブロッ
ク着色データをデコードしたＲ、Ｇ、Ｂ、ＲＩのデータ
に対し直接スムージング処理を行い、スムージング画素
の着色データに関してはスムージング画素が付加される
単位画素（元パターンデータ）から第２〜第３のラッチ
回路からなるシフトレジスタを用いて取り出すことによ
り色ずれのないスムージング処理が行えるものである。

【００１６】また、表示方式が倍密度ノンインターレー
スのときは２ラインづつ同じデータが表示されるという
データ形式を利用して、第１のラインメモリ群を２ライ
ンメモリ群という回路構成にすることにより、スムージ
ング判別の判別データとして上記のように各ラインのデ
ータを取り出すのではなく２ライン毎のデータを取り出
し、上記構成の半分の数の判別データで同じ精度のスム
ージング判別を行うことができ、回路構成の簡単化が図
れるものである。

【００１７】さらに、単密度インターレースの表示方式
の場合には奇数フィールドと偶数フィールドで同じデー
タが１ラインずれて表示され、フレーム単位でみると２
ラインづつ同じデータが表示されることになるので、上
記ライン判定回路をフィールド判定回路として現在表示
ラインのフィールドを認識することにより、フレーム単
位で同じデータが２ラインづつ表示されているうちの上
のラインか下のラインかを判定し、単密度インターレー
スの表示方式の場合にも色ずれのないスムージング処理
が行えるものである。

【００１８】

【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の一実施例のスムージ
ング処理回路のブロック図、図２，図３は同スムージン
グ処理回路の要部を説明するブロック図、図４，図５は
同スムージング処理回路の各部のタイミングチャート、
図６はスムージング処理結果を示す図である。

【００１９】図１において、１は単位画素によって行方
向および列方向のマトリックスを構成するパターンデー
タが格納される画像メモリ、２〜７は画像メモリ１の出
力をラッチするラッチ回路である。ラッチのタイミング
は図４に示す。８〜１３はラッチ回路２〜７から出力さ
れるパターンデータ（Ｙ）、前景色信号（ＦＧ）、背景
色信号（ＢＧ）、アトリビュート（ＤＡ）、スムージン
グ処理用のパターンデータ（ＳＹ）、アトリビュート（
ＳＤ）の８ビットパラレルデータを１ドットごとのシリ
アルデータに並列／直列変換する並列／直列変換回路で
ある。

【００２０】まず、ブロック着色データ（Ｙ，ＦＧ，Ｂ
Ｇ，ＤＡ）をＲ，Ｇ，Ｂ，ＲＩ信号にデコードする回路
ブロックについて説明する。図１において並列／直列変
換回路８、１１の出力より得られたそれぞれ１ビットの
Ｙ信号、３ビットのＤＡ信号を表示属性制御回路１４に
入力し、この回路１４によりフラッシング、コンシール
などの表示属性制御を行う。そして、この表示属性制御
後のパターンデータを切り換え信号として並列／直列変
換回路９，１０の出力より得られたそれぞれ４ビットの
ＦＧ，ＢＧ信号を切り換え回路１５で切り換え、Ｒ，Ｇ
，Ｂ，ＲＩ信号にデコードする。

【００２１】次に、上記ブロック着色データデコード処
理回路ブロックと並行して処理するスムージング判定回
路ブロックについて説明する。スムージング判定はパタ
ーンデータを用いて行うため、スムージング判定用デー
タとしてパターンデータ（ＳＹ）とアトリビュート（Ｓ
Ｄ）を読み出す。読み出しのタイミングは図４に示す。 またここで、ＳＹ，ＳＤは後述のスムージング判定回路
１８における位相遅延を含め、スムージング画素付加処
理回路１９のＲ，Ｇ，Ｂ，ＲＩ信号にスムージング画素
を付加する回路において両者の位相が合うようにＹ，Ｆ
Ｇ，ＢＧ，ＤＡに比べ先読みする。読み出し後、ラッチ
回路６、７でラッチされ、並列／直列変換回路１２、１
３で並列／直列変換されたそれぞれ１ビットのＳＹ信号
、３ビットのＳＤ信号を表示属性制御回路１６に入力し
、この回路１６によりフラッシング、コンシールなどの
表示属性制御を行う。これより得られたパターンデータ
を、ライン判定回路１７から得られた現在表示ラインが
同じデータが表示される２ラインのうちの上のラインか
下のラインかを判定する判定信号ＩＮＤＥＸとともにス
ムージング判定回路１８に入力する。

【００２２】図２はスムージング判定回路１８の詳細を
示すブロック図である。図２において、スムージング判
定回路１８は入力パターンデータをラインメモリ２０〜
２４およびラッチ回路２５〜４２により遅延させ、現在
表示画素およびその周りのパターンデータをスムージン
グ判定用データとして取り出し、それらのデータをスム
ージングアルゴリズム回路４３に入力し、現在表示画素
に対してスムージング処理を行うか否かを判定し、行う
場合には２ライン毎同じデータが表示されているのでそ
の上のラインの前半の半画素で行うか後半の半画素で行
うか下のラインの前半の半画素で行うか後半の半画素で
行うかを判定し、ライン判定回路１７の出力から現在表
示ラインを認識し現在表示ラインの前半の半画素でスム
ージングを行うか後半の半画素でスムージングを行うか
をＡＮＤゲート４４、４５、４７、４８およびＯＲゲー
ト４６、４９で判定する。このスムージングアルゴリズ
ム回路４３の出力として、前半の半画素でスムージング
を行う場合にはＬＳＭに１を出力し、後半の半画素でス
ムージングを行う場合にはＲＳＭに１を出力する。

【００２３】次に、切り換え回路１５の出力Ｒ，Ｇ，Ｂ
，ＲＩ信号、スムージング判定回路１８の出力ＲＳＭ，
ＬＳＭおよびそれらのスムージング画素を付加するタイ
ミングを制御するＲＳＭＬ，ＬＳＭＬをスムージング画
素付加処理回路１９に入力する。回路１９の実際の回路
を図３に、そのタイミングチャートを図５に示す。

【００２４】図５において、Ｃ（ｎ），Ｃ（ｎ−１），
Ｃ（ｎ＋１）はそれぞれ現在表示画素、その左隣の画素
、その右隣の画素のカラーデータを示し、図３において
、それぞれシフトレジスタを構成するラッチ回路５１、
５２、５０の出力より取り出される。そして、スムージ
ング判定回路１８の出力により前半の半画素で行うとの
判定結果（ＲＳＭ＝１）が得られたときはＣ（ｎ＋１）
（現在表示画素の右隣の画素のカラーデータ）をカラー
データとしてＡＮＤゲート５３で選択し、後半の半画素
で行うとの判定結果（ＬＳＭ＝１）が得られたときはＣ
（ｎ−１）（現在表示画素の左隣の画素のカラーデータ
）をカラーデータとしてＡＮＤゲート５４で選択し、ス
ムージングを行わないとの判定結果（ＲＳＭ＝ＬＳＭ＝
０）が得られたときはＣ（ｎ）（現在表示画素のカラー
データ）をカラーデータとしてＡＮＤゲート５７で選択
する。その後ＡＮＤゲート５３、５４、５７の３出力を
ＯＲゲート５５を通した後ラッチ回路５６でラッチする
ことにより、図６に示すように、色ずれのないスムージ
ング処理が行われたＲ’，Ｇ’，Ｂ’，ＲＩ’信号を得
る。図６は斜め線におけるスムージング処理結果例を示
す。

【００２５】図７は本発明の他の実施例のスムージング
処理回路におけるスムージング判定回路のブロック図を
示す。図７において、６０、６１は２ライン分のライン
メモリ、６２〜７０はラッチ回路である。ラインメモリ
６０の出力から現在表示ラインのパターンデータを取り
出し、それによりラインメモリ６１の出力からその２ラ
イン上のパターンデータを、ラインメモリ６０の入力か
らその２ライン下のパターンデータを取り出すことがで
きる。そして、ラッチ回路６６の出力から現在表示画素
のパターンデータを取り出し、ラッチ回路６５、６７か
らその右、左の画素のパターンデータを取り出し、同様
にラッチ回路６３の出力から現在表示画素の２ライン下
の画素のパターンデータを、ラッチ回路６２、６４から
その右、左の画素のパターンデータを取り出し、さらに
ラッチ回路６９の出力から現在表示画素の２ライン上の
画素のパターンデータを、ラッチ回路６８、７０からそ
の右、左の画素のパターンデータを取り出す。

【００２６】次に、それらのパターンデータをスムージ
ング処理の判定データとしてスムージングアルゴリズム
回路７１に入力する。そして回路７１で、現在表示画素
に対してスムージング処理を行うか否かを判定し、行う
場合には２ライン毎同じデータが表示されているのでそ
の上のラインの前半の半画素で行うか後半の半画素で行
うか下のラインの前半の半画素で行うか後半の半画素で
行うかを判定し、そしてライン判定回路１７の出力から
現在表示ラインを認識し現在表示ラインの前半の半画素
でスムージングを行うか後半の半画素でスムージングを
行うかをＡＮＤゲート７２、７３、７５、７６およびＯ
Ｒゲート７４、７７で判定する。このスムージングアル
ゴリズム回路７１の出力として、前半の半画素でスムー
ジングを行う場合にはＬＳＭに１を出力し、後半の半画
素でスムージングを行う場合にはＲＳＭに１を出力する
。これにより得られたＲＳＭ、ＬＳＭの結果を用いて、
図１と同様の後段の処理を行うことにより、従来の半分
のラインメモリで、同じ精度のなめらかなスムージング
処理が行える。

【００２７】図８は本発明のさらに他の実施例のスムー
ジング処理回路のブロック図を示す。回路構成としては
、図１におけるライン判定回路１７をフィールド判定回
路８０としたものである。本実施例に適用する単密度、
インターレース表示の画像表示装置においては、データ
表示は１フィールドでは１ライン飛越しでデータ表示さ
れる。そして、奇数フィールドと偶数フィールドで１フ
レームという１枚の画像を作成している。奇数フィール
ドと偶数フィールドの画像は同じデータが互いに１ライ
ンずれて表示される。そこで、データ形式として図１の
ようには同じデータが２ライン単位で表示されるのでは
ないが、２画面単位で同じデータが表示されそれぞれの
画面は表示ラインが１ラインづつずれているため１フレ
ーム単位でみれば同じデータが２ラインづつ表示されて
いることになり、フィールド判定回路８０でフィールド
判定を行うことにより、１フレームにおいて同じデータ
が表示される２ラインのうちの上のラインか下のライン
かを判定することができ、単密度、インターレース表示
の画像表示装置においても色ずれのないスムージング処
理が行える。

【００２８】

【発明の効果】以上のように本発明によれば、スムージ
ング判別を行った後付加するスムージング画素を従来の
ようにパターンデータに対して付加するのではなく、ブ
ロック着色データをデコードしたＲ，Ｇ，Ｂ，ＲＩのデ
ータに対し直接スムージング処理を行うことにより、色
ずれのないスムージング処理が可能となるものである。

【００２９】また、２ラインづつ同じデータが表示され
る画像表示装置で、第１のラインメモリ群を２ラインメ
モリ群で構成することにより、スムージング判定回路に
おいて半分の数の判定データと同等のスムージング判定
が可能となり、構成の簡単化が図れるものである。

【００３０】さらに、ライン判定回路を奇数フィールド
と偶数フィールドを判定するフィールド判定回路で構成
することにより、文字放送受信画像を単密度のインター
レースによって表示するように構成された画像表示装置
においても、色ずれのないスムージング処理が可能とな
るものである。

【図面の簡単な説明】

【図１】本発明における一実施例のスムージング処理回
路のブロック図である。

【図２】図１のスムージング処理回路におけるスムージ
ング判定回路のブロック図である。

【図３】図１のスムージング処理回路におけるスムージ
ング画素付加処理回路のブロック図である。

【図４】図１の画像メモリ出力を読み出しラッチするタ
イミングを示す図である。

【図５】図３のスムージング画素付加処理回路の動作の
タイミングを示す図である。

【図６】図１のスムージング処理結果を説明する図であ
る。

【図７】図１のスムージング判定回路の他の例を示すブ
ロック図である。

【図８】本発明の他の実施例のスムージング処理回路の
ブロック図である。

【図９】従来例のスムージング処理回路のブロック図で
ある。

【図１０】図９のスムージング処理回路におけるスムー
ジング画素付加処理回路のブロック図である。

【図１１】図９の画像メモリ出力を読み出しラッチする
タイミングを示す図である。

【図１２】図１０のスムージング画素付加処理回路の動
作のタイミングを示す図である。

【図１３】図９のスムージング処理結果を説明する図で
ある。

【図１４】従来例のスムージング処理結果の問題点を説
明する図である。

【符号の説明】

１　　　　　　　　　　画像メモリ ２〜７　　　　　　ラッチ回路 ８〜１３　　　　　　並列／直列変換回路１４、１６　
　　　　　表示属性制御回路１５　　　　　　　　　　
切り換え回路１７　　　　　　　　　　ライン判定回路
１８　　　　　　　　　　スムージング判定回路１９　
　　　　　　　　　スムージング画素付加処理回路２０
〜２４　　　　　　ラインメモリ ２５〜４２　　　　　　ラッチ回路 ４３　　　　　　　　　　スムージングアルゴリズム回
路５０〜５２，５６　　　ラッチ回路 ６０，６１　　　　　　　ラインメモリ６２〜７０　　
　　　　ラッチ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　文字放送受信画像を倍密度のノンイン
   ターレースによって表示するように構成された画像表示
   装置におけるスムージング処理回路であって、単位画素
   によって行方向および列方向のマトリックスを構成する
   パターンデータが格納される画像メモリと、この画像メ
   モリから読出したパターンデータ、着色データ、表示属
   性制御データ、スムージング処理用のパターンデータ、
   表示属性制御データを並列／直列変換する第１〜第６の
   並列／直列変換回路と、第１〜第４の並列／直列変換回
   路出力より得られたパターンデータ、着色データ、表示
   属性制御データをデコードとしてＲ、Ｇ、Ｂ、ＲＩを得
   るデコード回路と、第５〜第６の並列／直列変換回路出
   力より得られ、かつ第１、第４の並列／直列変換回路出
   力より得られたパターンデータ、表示属性制御データに
   比べ先読みされたスムージング処理用のパターンデータ
   、表示属性制御データをデコードして得たデータを後述
   のゲート回路において現在表示画素と位相が合うように
   遅延させる第１のラインメモリ群と第１のラッチ回路群
   と、倍密度のノンインターレースでかつ２ラインづつ同
   じデータが表示されるときの現在表示ラインが２ライン
   のうちの上のラインか下のラインかを判定するためのラ
   イン判定回路と、上記第１のラインメモリ群と第１のラ
   ッチ回路群のそれぞれの出力から得られたデータを用い
   て現在表示画素に対して２ライン毎同じデータが表示さ
   れていることを考慮してスムージング処理を行うか否か
   を判定し、行う場合には上のラインの前半の半画素で行
   うか後半の半画素で行うか下のラインの前半の半画素で
   行うか後半の半画素で行うかを判定し、さらに上記ライ
   ン判定回路の出力から現在表示ラインを認識し現在表示
   ラインの前半の半画素でスムージングを行うか後半の半
   画素でスムージングを行うかを判定するスムージング判
   定回路と、上記デコード回路より得られたＲ、Ｇ、Ｂ、
   ＲＩ信号において現在表示画素およびその左側、右側の
   ２画素をそれぞれラッチする第３、第２、第４のラッチ
   回路と、スムージング判定回路の出力により前半の半画
   素で行うとの判定結果が得られたときは第４のラッチ回
   路のデータをカラーデータとして選択し、後半の半画素
   で行うとの判定結果が得られたときは第２のラッチ回路
   のデータをカラーデータとして選択し、スムージングを
   行わないとの判定結果が得られたときは第３のラッチ回
   路のデータをカラーデータとして選択するゲート回路と
   を備えたことを特徴とするスムージング処理回路。
2. 【請求項２】　　第１のラインメモリ群を２ラインメモ
   リ群で構成し、スムージング判定回路において半分の数
   の判定データで同等のスムージング判定を可能にしたこ
   とを特徴とする請求項１記載のスムージング処理回路。
3. 【請求項３】　　ライン判定回路を奇数フィールドと偶
   数フィールドを判定するフィールド判定回路で構成し、
   単密度のインターレースによって表示される文字放送受
   信画像のスムージング処理を可能にしたことを特徴とす
   る請求項１記載のスムージング処理回路。