JPH04284668A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04284668A JPH04284668A JP4853491A JP4853491A JPH04284668A JP H04284668 A JPH04284668 A JP H04284668A JP 4853491 A JP4853491 A JP 4853491A JP 4853491 A JP4853491 A JP 4853491A JP H04284668 A JPH04284668 A JP H04284668A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り，特に，半導体基板上にバリア層を介して配
線層の形成された半導体装置及びその製造方法に関する
。
方法に係り，特に，半導体基板上にバリア層を介して配
線層の形成された半導体装置及びその製造方法に関する
。
【０００２】半導体基板に形成された多数の素子上に，
通常，層間絶縁膜を介してＡｌ等の配線層を形成する。 配線層は層間絶縁膜に形成さたコンタクトホール内で半
導体基板と接続する。
通常，層間絶縁膜を介してＡｌ等の配線層を形成する。 配線層は層間絶縁膜に形成さたコンタクトホール内で半
導体基板と接続する。
【０００３】ところで，Ｓｉ基板に形成される素子の微
細化，デバイスの高集積化に伴い，配線層のＡｌが基板
のＳｉと反応し，接合破壊を起こすといった問題の発生
することがある。
細化，デバイスの高集積化に伴い，配線層のＡｌが基板
のＳｉと反応し，接合破壊を起こすといった問題の発生
することがある。
【０００４】そのため，近年ではＡｌ配線層とＳｉ基板
間の反応を防止するため，スルーホール内にバリア層を
設けている。
間の反応を防止するため，スルーホール内にバリア層を
設けている。
【０００５】
【従来の技術】図２（ａ） 〜（ｄ） は従来例を示す
工程順断面図である。以下，これらの図を参照しながら
，従来例について説明する。
工程順断面図である。以下，これらの図を参照しながら
，従来例について説明する。
【０００６】図２（ａ） 参照
素子（不純物領域）２の形成されたＳｉ基板１に，層間
絶縁膜としてＳｉＯ２ 膜３を形成し，そのＳｉＯ２
膜３に素子２を露出するコンタクトホール４を形成する
。
絶縁膜としてＳｉＯ２ 膜３を形成し，そのＳｉＯ２
膜３に素子２を露出するコンタクトホール４を形成する
。
【０００７】図２（ｂ） 参照
スパッタ法により全面にチタン（Ｔｉ）膜５及び窒化チ
タン（ＴｉＮ）膜６をこの順に形成する。
タン（ＴｉＮ）膜６をこの順に形成する。
【０００８】図２（ｃ） 参照
この基板を加熱炉に入れ，酸素と窒素を含む雰囲気中で
４５０ ℃， ３０分程度の加熱を行うことにより，Ｔ
ｉＮ膜６の表面に酸化窒化チタン（ＴｉＮＯ）膜１０を
形成する。
４５０ ℃， ３０分程度の加熱を行うことにより，Ｔ
ｉＮ膜６の表面に酸化窒化チタン（ＴｉＮＯ）膜１０を
形成する。
【０００９】図２（ｄ） 参照
ＴｉＮＯ膜１０上に配線層としてＡｌ層９を形成する。
Ｔｉ膜５，ＴｉＮ膜６はいわゆるバリア層を形成し，Ａ
ｌ層９とＳｉ基板１の電気的導通を保ち，かつＡｌ層９
のＡｌとＳｉ基板１のＳｉが反応するのを防ぐ作用をも
つものであるが，ＡｌとＳｉの反応を防止する機能が十
分でないため，ＴｉＮＯ膜１０を形成してその機能を向
上することが行われている。
ｌ層９とＳｉ基板１の電気的導通を保ち，かつＡｌ層９
のＡｌとＳｉ基板１のＳｉが反応するのを防ぐ作用をも
つものであるが，ＡｌとＳｉの反応を防止する機能が十
分でないため，ＴｉＮＯ膜１０を形成してその機能を向
上することが行われている。
【００１０】しかし，そのようにしても，その後の加熱
を含む工程を経て半導体装置が完成した時，バリア層と
しての機能が失われることがある。図３は従来の問題点
を示す断面図である。
を含む工程を経て半導体装置が完成した時，バリア層と
しての機能が失われることがある。図３は従来の問題点
を示す断面図である。
【００１１】Ａｌ層９形成後の工程では，Ａｌが融解し
ない温度で各種の加熱が行われるがその加熱工程におい
て，バリア層が十分機能せずに，コンタクトホール部で
Ｓｉ基板１のＳｉが配線層９に溶け込み，逆に配線層９
からＡｌがバリア層を通してＳｉ基板１に侵入してアロ
イスパイク１１を形成し， コンタクト不良を引き起こ
すとともに，不純物領域２を突き抜けて接合破壊を引き
起こすことがある。
ない温度で各種の加熱が行われるがその加熱工程におい
て，バリア層が十分機能せずに，コンタクトホール部で
Ｓｉ基板１のＳｉが配線層９に溶け込み，逆に配線層９
からＡｌがバリア層を通してＳｉ基板１に侵入してアロ
イスパイク１１を形成し， コンタクト不良を引き起こ
すとともに，不純物領域２を突き抜けて接合破壊を引き
起こすことがある。
【００１２】デバイスの高集積化とともに不純物領域２
はますます薄く形成される方向にあるから，アロイスパ
イク１１の発生は深刻な問題となる。バリア層としての
効果をあげるため，加熱炉内の温度，時間，雰囲気を制
御してバリア性の高いＴｉＮＯ膜１０を形成しようとし
ても，なかなか品質が安定せず思うようにバリア層とし
ての効果をあげることができない。
はますます薄く形成される方向にあるから，アロイスパ
イク１１の発生は深刻な問題となる。バリア層としての
効果をあげるため，加熱炉内の温度，時間，雰囲気を制
御してバリア性の高いＴｉＮＯ膜１０を形成しようとし
ても，なかなか品質が安定せず思うようにバリア層とし
ての効果をあげることができない。
【００１３】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，よりバリア性が高くかつ安定に形成できるバリア
層を有する半導体装置及びその製造方法を提供しようと
するものである。
鑑み，よりバリア性が高くかつ安定に形成できるバリア
層を有する半導体装置及びその製造方法を提供しようと
するものである。
【００１４】
【課題を解決するための手段】図１（ａ） 〜（ｅ）
は実施例を示す工程順断面図である。上記課題は，半導
体基板１と，該半導体基板１上に形成された配線層９と
， 該半導体基板１と該配線層９に接して介在するバリ
ア層５，６，８とを有する半導体装置であって，該バリ
ア層５，６，８はチタン膜５，窒化チタン膜６，酸化チ
タン膜８による三層構造を含み，前記酸化チタン膜８は
前記半導体基板１と前記配線層９間の電気的導通を保ち
かつ両者間の化学的反応を阻止する厚さを有する半導体
装置によって解決される。
は実施例を示す工程順断面図である。上記課題は，半導
体基板１と，該半導体基板１上に形成された配線層９と
， 該半導体基板１と該配線層９に接して介在するバリ
ア層５，６，８とを有する半導体装置であって，該バリ
ア層５，６，８はチタン膜５，窒化チタン膜６，酸化チ
タン膜８による三層構造を含み，前記酸化チタン膜８は
前記半導体基板１と前記配線層９間の電気的導通を保ち
かつ両者間の化学的反応を阻止する厚さを有する半導体
装置によって解決される。
【００１５】また，前記半導体基板１はＳｉ基板であり
，前記配線層９はＡｌ層或いはＡｌを主成分とする合金
層である半導体装置によって解決される。また，素子の
形成された半導体基板１上に絶縁膜３を形成し， 該絶
縁膜３にコンタクトホール４を形成する工程と， 該コ
ンタクトホール４内に該半導体基板１に接続する第１の
チタン膜５，窒化チタン膜６，第２のチタン膜７による
導体多層膜５，６，７を形成する工程と， 該第２のチ
タン膜７を全部あるいは一部酸化して酸化チタン膜８を
形成する工程と， 該酸化チタン膜８上に配線層９を形
成する工程とを有する半導体装置の製造方法によって解
決される。
，前記配線層９はＡｌ層或いはＡｌを主成分とする合金
層である半導体装置によって解決される。また，素子の
形成された半導体基板１上に絶縁膜３を形成し， 該絶
縁膜３にコンタクトホール４を形成する工程と， 該コ
ンタクトホール４内に該半導体基板１に接続する第１の
チタン膜５，窒化チタン膜６，第２のチタン膜７による
導体多層膜５，６，７を形成する工程と， 該第２のチ
タン膜７を全部あるいは一部酸化して酸化チタン膜８を
形成する工程と， 該酸化チタン膜８上に配線層９を形
成する工程とを有する半導体装置の製造方法によって解
決される。
【００１６】
【作用】酸化チタン膜８は酸化窒化チタン（ＴｉＮＯ）
膜に比べてバリア性が高く，しかも容易に安定した品質
が得られる。
膜に比べてバリア性が高く，しかも容易に安定した品質
が得られる。
【００１７】また，酸化チタン膜８は半導体基板１と配
線層９間の電気的導通を保ちかつ両者間の化学的反応を
阻止する作用を兼ね備える厚さに形成することができる
。また，半導体基板１がＳｉ基板であり，配線層９がＡ
ｌ層或いはＡｌを主成分とする合金層である半導体装置
に酸化チタン膜８を含むバリア層を形成する時，その効
果が大きい。
線層９間の電気的導通を保ちかつ両者間の化学的反応を
阻止する作用を兼ね備える厚さに形成することができる
。また，半導体基板１がＳｉ基板であり，配線層９がＡ
ｌ層或いはＡｌを主成分とする合金層である半導体装置
に酸化チタン膜８を含むバリア層を形成する時，その効
果が大きい。
【００１８】また，酸化チタン膜８は，まずチタン膜７
を形成し，その表面を酸化するようにすれば，例えば，
酸素を含む雰囲気で高温高速加熱を行うことにより，容
易にかつ安定に形成することができる。
を形成し，その表面を酸化するようにすれば，例えば，
酸素を含む雰囲気で高温高速加熱を行うことにより，容
易にかつ安定に形成することができる。
【００１９】このような酸化チタン膜８を存在させるこ
とにより，アロイスパイクの発生を無くして接合破壊を
防止し，かつコンタクト不良を防止することができる。
とにより，アロイスパイクの発生を無くして接合破壊を
防止し，かつコンタクト不良を防止することができる。
【００２０】
【実施例】図１（ａ） 〜（ｅ） は実施例を示す工程
順断面図であり， 以下， これらの図を参照しながら
実施例について説明する。
順断面図であり， 以下， これらの図を参照しながら
実施例について説明する。
【００２１】図１（ａ） 参照
素子（不純物領域）２の形成されたＳｉ基板１に，層間
絶縁膜としてＣＶＤ法による厚さ０．８ 〜１μｍのＳ
ｉＯ２ 膜３を形成し，そのＳｉＯ２ 膜３に素子２を
露出するコンタクトホール４を形成する。
絶縁膜としてＣＶＤ法による厚さ０．８ 〜１μｍのＳ
ｉＯ２ 膜３を形成し，そのＳｉＯ２ 膜３に素子２を
露出するコンタクトホール４を形成する。
【００２２】図１（ｂ） 参照
スパッタ法により，全面に厚さ数百〜千Åの第１のチタ
ン（Ｔｉ）膜５，厚さ数百〜千Åの窒化チタン（ＴｉＮ
）膜６をこの順に堆積する。ここまでは従来例と同様で
ある。
ン（Ｔｉ）膜５，厚さ数百〜千Åの窒化チタン（ＴｉＮ
）膜６をこの順に堆積する。ここまでは従来例と同様で
ある。
【００２３】図１（ｃ） 参照
スパッタ法により，全面に厚さが，例えば１００ Åの
第２のチタン（Ｔｉ）膜７を堆積する。
第２のチタン（Ｔｉ）膜７を堆積する。
【００２４】図１（ｄ） 参照
この基板を高温高速加熱（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ） 装置に入れ，酸素と窒素の混合雰囲
気中で，８００ 〜９５０ ℃，２０〜３０秒の加熱に
より，第２のＴｉ膜７を酸化して酸化チタン（ＴｉＯ２
）膜８に変質させる。
Ａｎｎｅａｌ） 装置に入れ，酸素と窒素の混合雰囲
気中で，８００ 〜９５０ ℃，２０〜３０秒の加熱に
より，第２のＴｉ膜７を酸化して酸化チタン（ＴｉＯ２
）膜８に変質させる。
【００２５】また，あらかじめ第２のＴｉ膜７を２００
〜３００ Åの厚さに形成しておき，酸素と窒素の混
合雰囲気中で高温高速加熱することにより第２のＴｉ膜
７の表面を酸化し，厚さが数十〜百Å程度のＴｉＯ２
膜８を形成し，その下に第２のＴｉ膜７に接続する極く
薄いＴｉＮＯ膜を形成するようにしてもよい。
〜３００ Åの厚さに形成しておき，酸素と窒素の混
合雰囲気中で高温高速加熱することにより第２のＴｉ膜
７の表面を酸化し，厚さが数十〜百Å程度のＴｉＯ２
膜８を形成し，その下に第２のＴｉ膜７に接続する極く
薄いＴｉＮＯ膜を形成するようにしてもよい。
【００２６】図１（ｅ） 参照
ＴｉＯ２ 膜８上にスパッタ法により配線層として，例
えば厚さ１μｍのＡｌ層９を形成する。
えば厚さ１μｍのＡｌ層９を形成する。
【００２７】このようにして形成されたＴｉ膜５，Ｔｉ
Ｎ膜６，ＴｉＯ２ 膜８，ＴｉＮＯ膜は，いわゆるバリ
ア層となり，Ａｌ層９とＳｉ基板１の電気的導通を保ち
，かつＡｌ層９のＡｌとＳｉ基板１のＳｉが反応するの
を防ぐ作用を持ち，この後の加熱を含む工程を経て半導
体装置を完成した時，アロイスパイクの発生は見られな
かった。
Ｎ膜６，ＴｉＯ２ 膜８，ＴｉＮＯ膜は，いわゆるバリ
ア層となり，Ａｌ層９とＳｉ基板１の電気的導通を保ち
，かつＡｌ層９のＡｌとＳｉ基板１のＳｉが反応するの
を防ぐ作用を持ち，この後の加熱を含む工程を経て半導
体装置を完成した時，アロイスパイクの発生は見られな
かった。
【００２８】ＴｉＯ２ 膜８の厚さは数十〜２００ Å
が最適で，５００ Å以上になるとＡｌとＳｉが反応す
るのを防ぐ作用は大きくなるものの，電気的導通性が減
少して望ましくない。
が最適で，５００ Å以上になるとＡｌとＳｉが反応す
るのを防ぐ作用は大きくなるものの，電気的導通性が減
少して望ましくない。
【００２９】また，実施例では配線層９としてＡｌ層を
用いる例について説明したが，例えば少量のＳｉや少量
のＳｉ，Ｃｕ等を含む合金層を用いることもできる。な
お，本発明によれば，Ｓｉ基板１のＳｉと第１のＴｉ膜
５のＴｉが反応してチタンシリサイド層が不可避的に形
成されるが，本発明にとっては実質的に問題はない。
用いる例について説明したが，例えば少量のＳｉや少量
のＳｉ，Ｃｕ等を含む合金層を用いることもできる。な
お，本発明によれば，Ｓｉ基板１のＳｉと第１のＴｉ膜
５のＴｉが反応してチタンシリサイド層が不可避的に形
成されるが，本発明にとっては実質的に問題はない。
【００３０】
【発明の効果】以上説明したように，本発明によれば，
半導体基板１のＳｉと配線層９のＡｌが反応してアロイ
スパイクを生じることにより接合破壊を起こすことが防
止され，かつ半導体基板１と配線層９のコンタクト不良
も防止されるという顕著な効果を奏することができる。
半導体基板１のＳｉと配線層９のＡｌが反応してアロイ
スパイクを生じることにより接合破壊を起こすことが防
止され，かつ半導体基板１と配線層９のコンタクト不良
も防止されるという顕著な効果を奏することができる。
【００３１】本発明は，半導体装置の高密度化に寄与す
るものである。
るものである。
【図１】（ａ） 〜（ｅ） は実施例を示す工程順断面
図である。
図である。
【図２】（ａ） 〜（ｄ） は従来例を示す工程順断面
図である。
図である。
【図３】従来の問題点を示す断面図である。
１は半導体基板であってＳｉ基板
２は素子であって不純物領域
３は絶縁膜であってＳｉＯ２ 膜
４はコンタクトホール
５はバリア層でありＴｉ膜であって第１のＴｉ膜６はバ
リア層であってＴｉＮ膜 ７はバリア層でありＴｉ膜であって第２のＴｉ膜８はバ
リア層であってＴｉＯ２ 膜 ９は配線層であってＡｌ層 １０はバリア層であってＴｉＮＯ膜 １１はアロイスパイク
リア層であってＴｉＮ膜 ７はバリア層でありＴｉ膜であって第２のＴｉ膜８はバ
リア層であってＴｉＯ２ 膜 ９は配線層であってＡｌ層 １０はバリア層であってＴｉＮＯ膜 １１はアロイスパイク
Claims (3)
- 【請求項１】 半導体基板（１） と，該半導体基板
（１） 上に形成された配線層（９） と，該半導体基
板（１） と該配線層（９） に接して介在するバリア
層（５， ６， ８） とを有する半導体装置であって
，該バリア層（５， ６， ８） はチタン膜（５），
窒化チタン膜（６）， 酸化チタン膜（８）による
三層構造を含み，前記酸化チタン膜（８） は前記半導
体基板（１） と前記配線層（９） 間の電気的導通を
保ちかつ両者間の化学的反応を阻止する厚さを有するこ
とを特徴とする半導体装置。 - 【請求項２】 前記半導体基板（１） はＳｉ基板で
あり，前記配線層（９） はＡｌ層或いはＡｌを主成分
とする合金層であることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 素子の形成された半導体基板（１）
上に絶縁膜（３） を形成し，該絶縁膜（３） にコン
タクトホール（４） を形成する工程と，該コンタクト
ホール（４） 内に該半導体基板（１） に接続する第
１のチタン膜（５），窒化チタン膜（６），第２のチタ
ン膜（７） による導体多層膜（５， ６， ７） を
形成する工程と，該第２のチタン膜（７） を全部ある
いは一部酸化して酸化チタン膜（８） を形成する工程
と，該酸化チタン膜（８） 上に配線層（９） を形成
する工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4853491A JPH04284668A (ja) | 1991-03-14 | 1991-03-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4853491A JPH04284668A (ja) | 1991-03-14 | 1991-03-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04284668A true JPH04284668A (ja) | 1992-10-09 |
Family
ID=12806030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4853491A Withdrawn JPH04284668A (ja) | 1991-03-14 | 1991-03-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04284668A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10833199B2 (en) | 2016-11-18 | 2020-11-10 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US10872964B2 (en) | 2016-06-17 | 2020-12-22 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US10879366B2 (en) | 2011-11-23 | 2020-12-29 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US10937880B2 (en) | 2002-08-12 | 2021-03-02 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11043571B2 (en) | 2002-08-12 | 2021-06-22 | Acorn Semi, Llc | Insulated gate field effect transistor having passivated schottky barriers to the channel |
-
1991
- 1991-03-14 JP JP4853491A patent/JPH04284668A/ja not_active Withdrawn
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11355613B2 (en) | 2002-08-12 | 2022-06-07 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11056569B2 (en) | 2002-08-12 | 2021-07-06 | Acorn Semi, Llc | Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11043571B2 (en) | 2002-08-12 | 2021-06-22 | Acorn Semi, Llc | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| US10937880B2 (en) | 2002-08-12 | 2021-03-02 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US10950707B2 (en) | 2002-08-12 | 2021-03-16 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11018237B2 (en) | 2002-08-12 | 2021-05-25 | Acorn Semi, Llc | Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11610974B2 (en) | 2011-11-23 | 2023-03-21 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US10879366B2 (en) | 2011-11-23 | 2020-12-29 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US11804533B2 (en) | 2011-11-23 | 2023-10-31 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US12336263B2 (en) | 2011-11-23 | 2025-06-17 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US10872964B2 (en) | 2016-06-17 | 2020-12-22 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US11843040B2 (en) | 2016-06-17 | 2023-12-12 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US11462643B2 (en) | 2016-11-18 | 2022-10-04 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US10833199B2 (en) | 2016-11-18 | 2020-11-10 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US12034078B2 (en) | 2016-11-18 | 2024-07-09 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US12477776B2 (en) | 2016-11-18 | 2025-11-18 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
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