JPH05283611A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05283611A JPH05283611A JP4075025A JP7502592A JPH05283611A JP H05283611 A JPH05283611 A JP H05283611A JP 4075025 A JP4075025 A JP 4075025A JP 7502592 A JP7502592 A JP 7502592A JP H05283611 A JPH05283611 A JP H05283611A
- Authority
- JP
- Japan
- Prior art keywords
- layer wiring
- semiconductor chip
- wiring
- insulating film
- bypass capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/601—Capacitive arrangements
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】内部回路から発生する電源ノイズを低減するた
めのバイパスコンデンサを、半導体チップ内部に形成し
てシステムの小型化およびノイズ低減能力の向上を図
る。 【構成】多層配線構造の半導体チップの外周に沿って、
層間絶縁膜４の一部に薄い層間絶縁膜４ａを設けて、対
向する下層配線３と上層配線６とをそれぞれ電源配線と
接地電位配線として、バイパスキャパシタとする。 【効果】半導体チップの面積を増加することなく、電源
ノイズを低減するための大きな容量値をもつバイパスキ
ャパシタを形成することができる。従来半導体チップの
外部に実装していたキャパシタを削減して、システムを
小型化することができる。半導体チップ内部にバイパス
コンデンサを形成することにより、電源ノイズ低減効果
が向上するとともに、ＥＭＩ（電波雑音干渉）発生の低
減を図ることができる。
めのバイパスコンデンサを、半導体チップ内部に形成し
てシステムの小型化およびノイズ低減能力の向上を図
る。 【構成】多層配線構造の半導体チップの外周に沿って、
層間絶縁膜４の一部に薄い層間絶縁膜４ａを設けて、対
向する下層配線３と上層配線６とをそれぞれ電源配線と
接地電位配線として、バイパスキャパシタとする。 【効果】半導体チップの面積を増加することなく、電源
ノイズを低減するための大きな容量値をもつバイパスキ
ャパシタを形成することができる。従来半導体チップの
外部に実装していたキャパシタを削減して、システムを
小型化することができる。半導体チップ内部にバイパス
コンデンサを形成することにより、電源ノイズ低減効果
が向上するとともに、ＥＭＩ（電波雑音干渉）発生の低
減を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は多層配線構造の半導体集
積回路における容量素子に関するものである。
積回路における容量素子に関するものである。
【０００２】
【従来の技術】半導体チップをプリント基板に実装する
とき、半導体チップに隣接してキャパシタ（コンデン
サ）が実装される。半導体チップ内部で発生したノイズ
が誤動作を引き起こすのを防ぐためである。これはバイ
パスキャパシタと呼ばれている。
とき、半導体チップに隣接してキャパシタ（コンデン
サ）が実装される。半導体チップ内部で発生したノイズ
が誤動作を引き起こすのを防ぐためである。これはバイ
パスキャパシタと呼ばれている。
【０００３】Ｃ−ＭＯＳスィッチに用いられるバイパス
キャパシタについて、図４（ａ）〜（ｃ）を参照して説
明する。
キャパシタについて、図４（ａ）〜（ｃ）を参照して説
明する。
【０００４】図４（ａ）および（ｂ）に示すように入力
信号ＶINがローレベルからハイレベルに変化する瞬間
に、ＰチャネルＦＥＴＱ1 およびＮチャネルＦＥＴＱ2
が同時に導通する。電源ＶDDとＧＮＤとの間に、ＦＥＴ
Ｑ1 ，Ｑ2 のソース−ドレイン電流が流れる。この電流
が電源ラインに流れ込んで、電源ラインのインピーダン
スによって電圧変動が生じる。これが内部回路で生じる
スィッチングノイズである。特に高速動作のときにノイ
ズ発生が大きく、半導体集積回路の誤動作の原因にな
る。
信号ＶINがローレベルからハイレベルに変化する瞬間
に、ＰチャネルＦＥＴＱ1 およびＮチャネルＦＥＴＱ2
が同時に導通する。電源ＶDDとＧＮＤとの間に、ＦＥＴ
Ｑ1 ，Ｑ2 のソース−ドレイン電流が流れる。この電流
が電源ラインに流れ込んで、電源ラインのインピーダン
スによって電圧変動が生じる。これが内部回路で生じる
スィッチングノイズである。特に高速動作のときにノイ
ズ発生が大きく、半導体集積回路の誤動作の原因にな
る。
【０００５】そのため半導体チップをプリント基板に実
装するとき、図４（ｃ）に示すように半導体チップＩＣ
1 ，ＩＣ2 のそれぞれに隣接して、容量０．０１〜１μ
ＦのバイパスキャパシタＣ1 ，Ｃ2 を電源ＶDDとＧＮＤ
との間に実装して電源ノイズを抑制する。高周波電流が
電源ラインをバイパスしてキャパシタＣ1 ，Ｃ2 の充放
電によって供給される。
装するとき、図４（ｃ）に示すように半導体チップＩＣ
1 ，ＩＣ2 のそれぞれに隣接して、容量０．０１〜１μ
ＦのバイパスキャパシタＣ1 ，Ｃ2 を電源ＶDDとＧＮＤ
との間に実装して電源ノイズを抑制する。高周波電流が
電源ラインをバイパスしてキャパシタＣ1 ，Ｃ2 の充放
電によって供給される。
【０００６】
【発明が解決しようとする課題】バイパスキャパシタを
半導体チップに隣接して実装しても、半導体チップから
の電源ラインのインピーダンスよりもバイパスキャパシ
タのインピーダンスを小さくしなければならない。バイ
パス効果が得られないと、ノイズを低減することができ
ないので、３ｃｍ以下の配線で接続しなければならな
い。
半導体チップに隣接して実装しても、半導体チップから
の電源ラインのインピーダンスよりもバイパスキャパシ
タのインピーダンスを小さくしなければならない。バイ
パス効果が得られないと、ノイズを低減することができ
ないので、３ｃｍ以下の配線で接続しなければならな
い。
【０００７】そのため、１個のバイパスキャパシタで複
数の半導体チップのノイズを低減することはできない。
充分にノイズを低減するには、半導体チップ１個毎に３
ｃｍ以内のところに実装する必要がある。特に高速動作
を行なうシステムにおいては、バイパスコンデンサによ
って構成部品数が増加して、システムの小型化が困難に
なっている。
数の半導体チップのノイズを低減することはできない。
充分にノイズを低減するには、半導体チップ１個毎に３
ｃｍ以内のところに実装する必要がある。特に高速動作
を行なうシステムにおいては、バイパスコンデンサによ
って構成部品数が増加して、システムの小型化が困難に
なっている。
【０００８】その対策として、半導体チップの内部に
０．０１〜１μＦという大容量のバイパスキャパシタを
形成するのは、現状では極めて実現性に乏しかった。
０．０１〜１μＦという大容量のバイパスキャパシタを
形成するのは、現状では極めて実現性に乏しかった。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板の一主面上の外周部に沿って形成された
接地電位配線および電源配線となる下層配線および上層
配線が、薄い絶縁膜または高誘電率膜からなる層間絶縁
膜を挟んで対向して容量素子を構成しているものであ
る。
は、半導体基板の一主面上の外周部に沿って形成された
接地電位配線および電源配線となる下層配線および上層
配線が、薄い絶縁膜または高誘電率膜からなる層間絶縁
膜を挟んで対向して容量素子を構成しているものであ
る。
【００１０】
【実施例】本発明の第１の実施例について、図１（ａ）
および（ｂ）の平面図および、図１（ａ）のＡ−Ｂ断面
図である図１（ｃ）を参照して説明する。
および（ｂ）の平面図および、図１（ａ）のＡ−Ｂ断面
図である図１（ｃ）を参照して説明する。
【００１１】半導体チップのコーナー部を模式的に示す
図１（ａ）において、半導体基板１の周辺部にはボンデ
ィングパッドＣが形成され、その内側に下層配線と上層
配線とがオーバーラップしたキャパシタ部Ｄが形成され
ている。このキャパシタ部Ｄは図１（ｂ）に示すよう
に、半導体チップである半導体基板１の外周に沿って形
成されている。
図１（ａ）において、半導体基板１の周辺部にはボンデ
ィングパッドＣが形成され、その内側に下層配線と上層
配線とがオーバーラップしたキャパシタ部Ｄが形成され
ている。このキャパシタ部Ｄは図１（ｂ）に示すよう
に、半導体チップである半導体基板１の外周に沿って形
成されている。
【００１２】図１（ｃ）において半導体基板１の外周か
ら順にボンディングパッドＣ、キャパシタ部Ｄ、内部の
上下層配線分離部Ｅが形成されている。ここで下層配線
３と上層配線６とに挟まれた層間絶縁膜４は、キャパシ
タ部Ｄで薄くなっている。キャパシタ部Ｄでは、薄い層
間絶縁膜４ａを容量絶縁膜とし、下層配線３および上層
配線６はそれぞれ電源配線および接地電位配線となっ
て、バイパスコンデンサを構成している。
ら順にボンディングパッドＣ、キャパシタ部Ｄ、内部の
上下層配線分離部Ｅが形成されている。ここで下層配線
３と上層配線６とに挟まれた層間絶縁膜４は、キャパシ
タ部Ｄで薄くなっている。キャパシタ部Ｄでは、薄い層
間絶縁膜４ａを容量絶縁膜とし、下層配線３および上層
配線６はそれぞれ電源配線および接地電位配線となっ
て、バイパスコンデンサを構成している。
【００１３】このバイパスコンデンサの形成方法につい
て、図２（ａ）〜（ｃ）を参照して説明する。
て、図２（ａ）〜（ｃ）を参照して説明する。
【００１４】はじめに図２（ａ）に示すように、拡散層
形成済みの半導体基板１上に形成された酸化膜２上に例
えば厚さ１μｍのＡｌ（アルミニウム）をスパッタして
から、レジスト（図示せず）をマスクとして選択エッチ
ングすることにより、下層配線３を形成する。下層配線
３によって拡散層（図示せず）との間の接続が行なわれ
ている。つぎにＣＶＤ法により厚さ１μｍの酸化膜から
なる層間絶縁膜を堆積してから、レジスト５をパターニ
ングする。
形成済みの半導体基板１上に形成された酸化膜２上に例
えば厚さ１μｍのＡｌ（アルミニウム）をスパッタして
から、レジスト（図示せず）をマスクとして選択エッチ
ングすることにより、下層配線３を形成する。下層配線
３によって拡散層（図示せず）との間の接続が行なわれ
ている。つぎにＣＶＤ法により厚さ１μｍの酸化膜から
なる層間絶縁膜を堆積してから、レジスト５をパターニ
ングする。
【００１５】つぎに図２（ｂ）に示すように、レジスト
５をマスクとして層間絶縁膜４をエッチングしたのち、
ＣＶＤ法により厚さ１５ｎｍの酸化シリコン膜からなる
容量絶縁膜４ｂを堆積する。
５をマスクとして層間絶縁膜４をエッチングしたのち、
ＣＶＤ法により厚さ１５ｎｍの酸化シリコン膜からなる
容量絶縁膜４ｂを堆積する。
【００１６】つぎに図２（ｃ）に示すように、厚さ１μ
ｍのアルミニウムからなる上層配線６を形成したのち、
厚さ１μｍの表面保護膜７を形成する。このとき半導体
基板１上の能動素子に接続された下層配線３に対して、
上層配線６の接続が行なわれている。
ｍのアルミニウムからなる上層配線６を形成したのち、
厚さ１μｍの表面保護膜７を形成する。このとき半導体
基板１上の能動素子に接続された下層配線３に対して、
上層配線６の接続が行なわれている。
【００１７】本実施例において、例えば１１ｍｍ角の半
導体チップの周辺において、４辺に長さ１０ｍｍのキャ
パシタを形成する。幅４５０μｍにわたって、厚さ１５
ｎｍの薄い酸化シリコン膜を形成すると、容量値が０．
０４μＦの実用に耐えるバイパスキャパシタが得られ
る。しかも半導体チップ面積はほとんど増加しない。
導体チップの周辺において、４辺に長さ１０ｍｍのキャ
パシタを形成する。幅４５０μｍにわたって、厚さ１５
ｎｍの薄い酸化シリコン膜を形成すると、容量値が０．
０４μＦの実用に耐えるバイパスキャパシタが得られ
る。しかも半導体チップ面積はほとんど増加しない。
【００１８】通常、電源配線および接地電位配線は半導
体チップの外周に沿って、それぞれ幅２００μｍ、間隔
５０μｍの同一配線層で形成されている。合計２００μ
ｍ×２本＋５０μｍ＝４５０μｍの幅をもっている。本
実施例ではこの幅でバイパスキャパシタを形成すること
ができるので、半導体チップ面積の拡大を伴なうことな
く、効果的なノイズ低減を行なうことができる。
体チップの外周に沿って、それぞれ幅２００μｍ、間隔
５０μｍの同一配線層で形成されている。合計２００μ
ｍ×２本＋５０μｍ＝４５０μｍの幅をもっている。本
実施例ではこの幅でバイパスキャパシタを形成すること
ができるので、半導体チップ面積の拡大を伴なうことな
く、効果的なノイズ低減を行なうことができる。
【００１９】つぎに第２の実施例について、図３（ａ）
を参照して説明する。
を参照して説明する。
【００２０】本実施例においては、下層配線３にスリッ
トを形成したのち、容量絶縁膜４ｂおよび表面保護膜７
を形成した。下層配線３の側壁も容量となるので、例え
ば厚さ１μｍの下層配線３に幅１μｍのスリットを形成
することにより、約３０％大きな容量をもつバイパスキ
ャパシタを得ることができる。容量絶縁膜の膜厚と誘電
率、そして長さと幅とを設定することにより、０．１μ
Ｆ以下の任意の容量値を得ることができる。
トを形成したのち、容量絶縁膜４ｂおよび表面保護膜７
を形成した。下層配線３の側壁も容量となるので、例え
ば厚さ１μｍの下層配線３に幅１μｍのスリットを形成
することにより、約３０％大きな容量をもつバイパスキ
ャパシタを得ることができる。容量絶縁膜の膜厚と誘電
率、そして長さと幅とを設定することにより、０．１μ
Ｆ以下の任意の容量値を得ることができる。
【００２１】つぎに本発明の第３の実施例について、図
３（ｂ）を参照して説明する。
３（ｂ）を参照して説明する。
【００２２】本実施例においては、下層配線３と上層配
線６との間に選択的に高誘電率膜４ｃを形成して容量絶
縁膜とする。例えば窒化シリコン膜を用いると、酸化シ
リコン膜の比誘電率３．９に対して、窒化シリコン膜の
比誘電率は７．５と約１．９倍の容量値を得ることがで
きる。また容量部のみに選択的に高誘電率膜を形成する
ことにより、厚い層間絶縁膜４で分離された領域には高
周波特性などに影響を与えることがない。
線６との間に選択的に高誘電率膜４ｃを形成して容量絶
縁膜とする。例えば窒化シリコン膜を用いると、酸化シ
リコン膜の比誘電率３．９に対して、窒化シリコン膜の
比誘電率は７．５と約１．９倍の容量値を得ることがで
きる。また容量部のみに選択的に高誘電率膜を形成する
ことにより、厚い層間絶縁膜４で分離された領域には高
周波特性などに影響を与えることがない。
【００２３】
【発明の効果】下層配線および上層配線が層間絶縁膜を
挟んで対向して容量素子を構成している。半導体チップ
の外周に沿って、電源配線および接地電位配線となる下
層配線および上層配線を対向させる。層間絶縁膜を局部
的に薄くするか、高誘電率膜とすることによりノイズ低
減のためのバイパスキャパシタを構成する。
挟んで対向して容量素子を構成している。半導体チップ
の外周に沿って、電源配線および接地電位配線となる下
層配線および上層配線を対向させる。層間絶縁膜を局部
的に薄くするか、高誘電率膜とすることによりノイズ低
減のためのバイパスキャパシタを構成する。
【００２４】従来半導体チップに隣接して実装してい
た、０．０１〜１μＦの大容量のキャパシタを半導体チ
ップの内部に形成することができる。プリント基板上の
構成部品数を減らして、システムの小型化を図ることが
できる。
た、０．０１〜１μＦの大容量のキャパシタを半導体チ
ップの内部に形成することができる。プリント基板上の
構成部品数を減らして、システムの小型化を図ることが
できる。
【００２５】バイパス効果を上げるには、可能な限りノ
イズ発生源である半導体チップ内の回路に近づける必要
がある。半導体チップの面積を増加させることなく内部
にキャパシタを形成して、理想的なバイパス効果を得る
ことができる。
イズ発生源である半導体チップ内の回路に近づける必要
がある。半導体チップの面積を増加させることなく内部
にキャパシタを形成して、理想的なバイパス効果を得る
ことができる。
【００２６】さらに電源配線と接地電位配線とを対向さ
せることにより電流ループを作ることなく、最も効率的
にＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｔｅ
ｒｆｅｒｅｎｃｅ）を低減させることができる。
せることにより電流ループを作ることなく、最も効率的
にＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｔｅ
ｒｆｅｒｅｎｃｅ）を低減させることができる。
【図１】（ａ），（ｂ）は本発明の第１の実施例を示す
平面図である。（ｃ）は（ａ）のＡ−Ｂ断面図である。
平面図である。（ｃ）は（ａ）のＡ−Ｂ断面図である。
【図２】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図３】（ａ）は本発明の第２の実施例を示す断面図で
ある。（ｂ）は本発明の第３の実施例を示す断面図であ
る。
ある。（ｂ）は本発明の第３の実施例を示す断面図であ
る。
【図４】（ａ）はＣＭＯＳスィッチの回路図である。
（ｂ）はＣＭＯＳスィッチの波形を示すグラフである。
（ｃ）は従来の半導体チップをプリント基板に実装した
半導体集積回路を示す模式図である。
（ｂ）はＣＭＯＳスィッチの波形を示すグラフである。
（ｃ）は従来の半導体チップをプリント基板に実装した
半導体集積回路を示す模式図である。
１ 半導体基板 ２ 酸化膜 ３ 下層配線 ４ 層間絶縁膜 ４ａ 容量絶縁膜 ４ｂ 高誘電率膜 ５ レジスト ６ 上層配線 ７ 表面保護膜 ８ プリント基板 Ｃ ボンディングパッド Ｄ キャパシタ部 Ｅ 上・下層配線分離部 ＶDD 電源 ＶIN 入力信号 ＶOUT 出力信号 Ｑ1 ＰチャネルＦＥＴ Ｑ2 ＮチャネルＦＥＴ Ｃ1 ，Ｃ2 バイパスキャパシタ ＩＣ1 ，ＩＣ2 半導体チップ
Claims (5)
- 【請求項１】 半導体基板の一主面上に形成された下層
配線および上層配線が層間絶縁膜を挟んで対向して容量
素子を構成している半導体装置。 - 【請求項２】 層間絶縁膜が薄くなった領域を挟んで下
層配線および上層配線が容量素子を構成している請求項
１記載の半導体装置。 - 【請求項３】 層間絶縁膜の一部が高誘電率膜からな
り、前記高誘電率膜が下層配線および上層配線に挟まれ
て容量素子を構成している請求項１記載の半導体装置。 - 【請求項４】 容量素子を構成している下層配線および
上層配線が、電源配線および接地配線になっている請求
項１記載の半導体装置。 - 【請求項５】 容量素子を構成している下層配線および
上層配線が半導体基板の一主面の外周に形成されている
請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075025A JPH05283611A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075025A JPH05283611A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283611A true JPH05283611A (ja) | 1993-10-29 |
Family
ID=13564231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4075025A Withdrawn JPH05283611A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283611A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0993045A1 (en) * | 1998-10-07 | 2000-04-12 | Hewlett-Packard Company | Integrated circuit die with directly coupled noise suppression |
| US6121645A (en) * | 1996-06-26 | 2000-09-19 | Oki Electric Ind Co Ltd | Noise-reducing circuit |
| US6417533B2 (en) | 2000-03-24 | 2002-07-09 | Nec Corporation | Semiconductor device having capacitor which assures sufficient capacity without requiring large space and method of producing the same |
| US7030030B2 (en) | 1999-04-30 | 2006-04-18 | Renasas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device having a plurality of wiring layers and mask-pattern generation method |
| JP2014157970A (ja) * | 2013-02-18 | 2014-08-28 | Denso Corp | 半導体集積回路 |
| WO2025023044A1 (ja) * | 2023-07-24 | 2025-01-30 | ローム株式会社 | 半導体装置、電源装置及び車両 |
-
1992
- 1992-03-31 JP JP4075025A patent/JPH05283611A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121645A (en) * | 1996-06-26 | 2000-09-19 | Oki Electric Ind Co Ltd | Noise-reducing circuit |
| EP0993045A1 (en) * | 1998-10-07 | 2000-04-12 | Hewlett-Packard Company | Integrated circuit die with directly coupled noise suppression |
| SG73610A1 (en) * | 1998-10-07 | 2002-01-15 | Agilent Technologies Inc | Integrated circuit die with directly coupled noise suppression and/or other device |
| US7030030B2 (en) | 1999-04-30 | 2006-04-18 | Renasas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device having a plurality of wiring layers and mask-pattern generation method |
| US6417533B2 (en) | 2000-03-24 | 2002-07-09 | Nec Corporation | Semiconductor device having capacitor which assures sufficient capacity without requiring large space and method of producing the same |
| JP2014157970A (ja) * | 2013-02-18 | 2014-08-28 | Denso Corp | 半導体集積回路 |
| WO2025023044A1 (ja) * | 2023-07-24 | 2025-01-30 | ローム株式会社 | 半導体装置、電源装置及び車両 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05283614A (ja) | 集積回路のキャパシタ構造 | |
| JP3283984B2 (ja) | 半導体集積回路装置 | |
| US6198153B1 (en) | Capacitors with silicized polysilicon shielding in digital CMOS process | |
| JPH05283611A (ja) | 半導体装置 | |
| JPH04245665A (ja) | 半導体集積回路構造 | |
| US6876059B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| US20040041245A1 (en) | Programmable capacitor associated with an input/output pad | |
| EP0703617B1 (en) | High frequency monolithic integrated circuit | |
| JPH06181119A (ja) | Ｌｃ複合部品 | |
| JP2690709B2 (ja) | 半導体装置 | |
| US20040029332A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2745932B2 (ja) | 半導体装置 | |
| JP3010911B2 (ja) | 半導体装置 | |
| JP3742692B2 (ja) | ノイズフィルタ | |
| JPH07106515A (ja) | 半導体装置およびその製造方法 | |
| JPH09246476A (ja) | 半導体集積回路の電源線及びそのレイアウト方法 | |
| JPH04286150A (ja) | 半導体集積回路装置 | |
| JP3075858B2 (ja) | 半導体集積回路装置 | |
| JPS63184358A (ja) | 半導体集積回路 | |
| JPS62229958A (ja) | 半導体装置 | |
| JP2568165B2 (ja) | 半導体装置 | |
| JPH0575012A (ja) | 半導体集積装置 | |
| JPH0786612A (ja) | モノリシック半導体デバイス | |
| JPS60261169A (ja) | 集積回路装置 | |
| JPH0878626A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |