JPH04286339A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04286339A JPH04286339A JP3051258A JP5125891A JPH04286339A JP H04286339 A JPH04286339 A JP H04286339A JP 3051258 A JP3051258 A JP 3051258A JP 5125891 A JP5125891 A JP 5125891A JP H04286339 A JPH04286339 A JP H04286339A
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- Japan
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- forming
- semiconductor device
- silicon
- polycrystalline
- channel region
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特に、絶縁性非晶質材料上の半導体装
置及びその製造方法に関する。
造方法に係わり、特に、絶縁性非晶質材料上の半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体素子の高集積化が進み、４
ＭＤＲＡＭ、１ＭＳＲＡＭ等の量産や１６Ｍ、６４ＭＤ
ＲＡＭ、４ＭＳＲＡＭ等の開発・試作が進められている
。今後、これらの半導体素子の高密度化が更に進むにつ
れて、三次元構造の半導体素子実現に対する期待が更に
高まるものと予想される。ＳＲＡＭを例にとると、４Ｍ
以上のＳＲＡＭでは、メモリーセルに高抵抗ｐｏｌｙ−
Ｓｉを用いた４−Ｔ型のＳＲＡＭやシリコン基板上にｎ
チャンネルとｐチャンネルのＭＯＳＦＥＴを形成した６
−Ｔ型のＳＲＡＭに代わり、積層ＣＭＯＳ構造のＳＲＡ
Ｍが検討、試作されている。積層ＣＭＯＳ構造では、シ
リコン基板上にｎチャンネルＭＯＳＦＥＴが形成され、
絶縁材料を挟んでｐチャンネルｐｏｌｙ−ＳｉＴＦＴが
積層された構造になっており、４−Ｔ型と６−Ｔ型の長
所を持ち合わせている。即ち、ｐチャンネルをｐｏｌｙ
−ＳｉＴＦＴで形成し、積層構造とすることで４−Ｔ型
とほぼ同じセルサイズでＣＭＯＳ構造を実現でき、高集
積性、ソフトエラー耐性、低消費電力性等に優れたＳＲ
ＡＭが実現できる。
ＭＤＲＡＭ、１ＭＳＲＡＭ等の量産や１６Ｍ、６４ＭＤ
ＲＡＭ、４ＭＳＲＡＭ等の開発・試作が進められている
。今後、これらの半導体素子の高密度化が更に進むにつ
れて、三次元構造の半導体素子実現に対する期待が更に
高まるものと予想される。ＳＲＡＭを例にとると、４Ｍ
以上のＳＲＡＭでは、メモリーセルに高抵抗ｐｏｌｙ−
Ｓｉを用いた４−Ｔ型のＳＲＡＭやシリコン基板上にｎ
チャンネルとｐチャンネルのＭＯＳＦＥＴを形成した６
−Ｔ型のＳＲＡＭに代わり、積層ＣＭＯＳ構造のＳＲＡ
Ｍが検討、試作されている。積層ＣＭＯＳ構造では、シ
リコン基板上にｎチャンネルＭＯＳＦＥＴが形成され、
絶縁材料を挟んでｐチャンネルｐｏｌｙ−ＳｉＴＦＴが
積層された構造になっており、４−Ｔ型と６−Ｔ型の長
所を持ち合わせている。即ち、ｐチャンネルをｐｏｌｙ
−ＳｉＴＦＴで形成し、積層構造とすることで４−Ｔ型
とほぼ同じセルサイズでＣＭＯＳ構造を実現でき、高集
積性、ソフトエラー耐性、低消費電力性等に優れたＳＲ
ＡＭが実現できる。
【０００３】
【発明が解決しようとする課題】しかし、従来のｐｏｌ
ｙ−ＳｉＴＦＴの構造及び製造方法では、以下に述べる
問題があった。（１）５５０℃〜６５０℃程度のアニー
ルを数時間〜数十時間行う必要があるため、スループッ
トが低い。（２）５５０℃〜６５０℃程度の固相成長ア
ニールを行っただけでは、多結晶シリコンの結晶化率等
の結晶性を十分に向上させることができず、十分なオン
オフ比を有するＴＦＴを形成することが困難である。 （３）セルフアライン法でゲート電極をマスクとしてソ
ースドレイン領域を形成するため、ドレイン端での電子
・正孔対の生成電流等を原因としたオフリーク電流が発
生し、オフ電流を抑えられない等の問題があった。そこ
で、本発明はより簡便かつ実用的なＴＦＴ構造及びその
製造方法で、結晶性の高い多結晶シリコンを再現性良く
形成し、高移動度でオンオフ比が大きいｐｏｌｙ−Ｓｉ
ＴＦＴを形成する素子構造及びその製造方法を提供する
ものである。
ｙ−ＳｉＴＦＴの構造及び製造方法では、以下に述べる
問題があった。（１）５５０℃〜６５０℃程度のアニー
ルを数時間〜数十時間行う必要があるため、スループッ
トが低い。（２）５５０℃〜６５０℃程度の固相成長ア
ニールを行っただけでは、多結晶シリコンの結晶化率等
の結晶性を十分に向上させることができず、十分なオン
オフ比を有するＴＦＴを形成することが困難である。 （３）セルフアライン法でゲート電極をマスクとしてソ
ースドレイン領域を形成するため、ドレイン端での電子
・正孔対の生成電流等を原因としたオフリーク電流が発
生し、オフ電流を抑えられない等の問題があった。そこ
で、本発明はより簡便かつ実用的なＴＦＴ構造及びその
製造方法で、結晶性の高い多結晶シリコンを再現性良く
形成し、高移動度でオンオフ比が大きいｐｏｌｙ−Ｓｉ
ＴＦＴを形成する素子構造及びその製造方法を提供する
ものである。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
１）絶縁ゲート型半導体装置のチャンネル領域がシリコ
ンを主体とする多結晶半導体で形成された半導体装置に
おいて、チャンネル領域を含むシリコンを主体とし、ボ
ロン等の不純物をドーピングした多結晶半導体層、ゲー
ト絶縁膜、サイドウォールを有するゲート電極、該チャ
ンネル領域を含むシリコンを主体とする多結晶半導体層
の少なくとも一部の領域上に形成されたソース・ドレイ
ン領域を成す薄膜を少なくとも有することを特徴とする
。
１）絶縁ゲート型半導体装置のチャンネル領域がシリコ
ンを主体とする多結晶半導体で形成された半導体装置に
おいて、チャンネル領域を含むシリコンを主体とし、ボ
ロン等の不純物をドーピングした多結晶半導体層、ゲー
ト絶縁膜、サイドウォールを有するゲート電極、該チャ
ンネル領域を含むシリコンを主体とする多結晶半導体層
の少なくとも一部の領域上に形成されたソース・ドレイ
ン領域を成す薄膜を少なくとも有することを特徴とする
。
【０００５】２）前記半導体装置が三次元ＩＣの積層部
の素子として形成されたことを特徴とする。
の素子として形成されたことを特徴とする。
【０００６】３）前記チャンネル領域を成すシリコンを
主体とする多結晶半導体層の膜厚が５０Å〜２５０Åで
あることを特徴とする。
主体とする多結晶半導体層の膜厚が５０Å〜２５０Åで
あることを特徴とする。
【０００７】４）前記多結晶半導体層の結晶化率が９９
．５％以上であることを特徴とする。 ５）前記ソース・ドレイン領域を成す薄膜が不純物をド
ープした多結晶シリコンより成ることを特徴とする。
．５％以上であることを特徴とする。 ５）前記ソース・ドレイン領域を成す薄膜が不純物をド
ープした多結晶シリコンより成ることを特徴とする。
【０００８】６）前記不純物をドープした多結晶シリコ
ン層の抵抗率が５×１０−４Ω・ｃｍ以下であることを
特徴とする。
ン層の抵抗率が５×１０−４Ω・ｃｍ以下であることを
特徴とする。
【０００９】本発明の半導体装置の製造方法は、７）絶
縁ゲート型半導体装置のチャンネル領域がシリコンを主
体とする多結晶半導体で形成された半導体装置の製造方
法において、チャンネル領域を含むシリコンを主体とし
、ボロン等の不純物をドーピングした多結晶半導体層を
形成する工程、ゲート絶縁膜を形成する工程、ゲート電
極及び該ゲート電極側壁のサイドウォールを形成する工
程、該チャンネル領域を含むシリコンを主体とする多結
晶半導体層の少なくとも一部の領域上に選択的にソース
・ドレイン領域を成す薄膜を形成する工程を少なくとも
有することを特徴とする。
縁ゲート型半導体装置のチャンネル領域がシリコンを主
体とする多結晶半導体で形成された半導体装置の製造方
法において、チャンネル領域を含むシリコンを主体とし
、ボロン等の不純物をドーピングした多結晶半導体層を
形成する工程、ゲート絶縁膜を形成する工程、ゲート電
極及び該ゲート電極側壁のサイドウォールを形成する工
程、該チャンネル領域を含むシリコンを主体とする多結
晶半導体層の少なくとも一部の領域上に選択的にソース
・ドレイン領域を成す薄膜を形成する工程を少なくとも
有することを特徴とする。
【００１０】８）前記ソース・ドレイン領域を成す薄膜
を形成する工程において、前記薄膜が少なくともサイド
ウォール上には成膜しない条件で選択的に成膜すること
を特徴とする。
を形成する工程において、前記薄膜が少なくともサイド
ウォール上には成膜しない条件で選択的に成膜すること
を特徴とする。
【００１１】９）チャンネル領域を含むシリコンを主体
とする多結晶半導体層を、弗素、塩素の内の少なくとも
一方の元素を含むガスを少なくとも用い、更にジボラン
等のドーピングガスを添加し、前記ガスをプラズマ状に
励起分解し、成膜する工程を少なくとも有することを特
徴とする。
とする多結晶半導体層を、弗素、塩素の内の少なくとも
一方の元素を含むガスを少なくとも用い、更にジボラン
等のドーピングガスを添加し、前記ガスをプラズマ状に
励起分解し、成膜する工程を少なくとも有することを特
徴とする。
【００１２】
【実施例】（実施例１）図１は、本発明の実施例におけ
る半導体装置の断面図の一例である。図１では、３次元
トランジスタへの簡単な応用例（スタックト型ＣＭＯＳ
）を示す。
る半導体装置の断面図の一例である。図１では、３次元
トランジスタへの簡単な応用例（スタックト型ＣＭＯＳ
）を示す。
【００１３】図１において、１０１はシリコン基板、１
０２はｐ−ｗｅｌｌ領域、１０３は素子分離領域、１０
４はゲート絶縁膜、１０５はゲート電極、１０６はソー
ス・ドレイン領域を成すｎ＋拡散層、１０７はゲート絶
縁膜、１０８は多結晶シリコン層、１０９はゲート絶縁
膜、１１０は上部ゲート電極、１１１はサイドウォール
、１１４はコンタクトホール、１１２は多結晶シリコン
上の低抵抗薄膜（ソース・ドレイン領域となる）、１１
３はゲート電極上の低抵抗薄膜、１１５は配線である。 本発明のｐｏｌｙ−ＳｉＴＦＴは、サイドウォールを用
いたセルフアライン型の構造を有することを特徴とし、
ソース・ドレイン領域を選択的に成膜する構造を特徴と
する。本発明では、ソース・ドレイン領域とゲート電極
の短絡をサイドウォールで防ぐことができ、同時にサイ
ドウォールにより、オフセット構造を形成できるため、
ドレイン端での電子・正孔対の生成電流やＦｉｅｌｄ−
Ｅｎｈａｎｃｅｄ−Ｅｍｉｓｓｉｏｎ電流等を原因とし
たオフリーク電流を抑制し、充分なオンオフ比が得られ
る。又、図１では、多結晶シリコン層１０８が、ゲート
絶縁膜を介して上下２つのゲート電極１０５，１１０に
よって挟まれたダブルゲート構造を例としている。この
様なダブルゲート構造を採用し、多結晶シリコン層の膜
厚を２５０Å以下、望ましくは１５０Å以下とすること
で、オン電流が飛躍的に増加し、ゲート長１．２μｍ、
ゲート幅０．６μｍのＰチャンネルトランジスタでドレ
イン電圧３Ｖ、ゲート電圧３Ｖの時のオン電流として、
約１×１０−６Ａが得られた。更に、本発明のオフセッ
トゲート構造を採用することで、オフ電流も低減され、
ゲート長１．２μｍ、ゲート幅０．６μｍのＰチャンネ
ルトランジスタでドレイン電圧０Ｖ、ゲート電圧０Ｖの
時のオフ電流を１×１０−１４Ａ以下に抑えることがで
きた。その結果、８ケタ以上オンオフ比が得られた。尚
、上部電極のオフセット構造を有効に機能させるために
は、下部電極端が上部電極のオフセット領域よりも内側
にはいることが重要である。 従って、下部電極のゲート長は上部電極と同程度にする
か、それよりも狭く設計することが望ましい。
０２はｐ−ｗｅｌｌ領域、１０３は素子分離領域、１０
４はゲート絶縁膜、１０５はゲート電極、１０６はソー
ス・ドレイン領域を成すｎ＋拡散層、１０７はゲート絶
縁膜、１０８は多結晶シリコン層、１０９はゲート絶縁
膜、１１０は上部ゲート電極、１１１はサイドウォール
、１１４はコンタクトホール、１１２は多結晶シリコン
上の低抵抗薄膜（ソース・ドレイン領域となる）、１１
３はゲート電極上の低抵抗薄膜、１１５は配線である。 本発明のｐｏｌｙ−ＳｉＴＦＴは、サイドウォールを用
いたセルフアライン型の構造を有することを特徴とし、
ソース・ドレイン領域を選択的に成膜する構造を特徴と
する。本発明では、ソース・ドレイン領域とゲート電極
の短絡をサイドウォールで防ぐことができ、同時にサイ
ドウォールにより、オフセット構造を形成できるため、
ドレイン端での電子・正孔対の生成電流やＦｉｅｌｄ−
Ｅｎｈａｎｃｅｄ−Ｅｍｉｓｓｉｏｎ電流等を原因とし
たオフリーク電流を抑制し、充分なオンオフ比が得られ
る。又、図１では、多結晶シリコン層１０８が、ゲート
絶縁膜を介して上下２つのゲート電極１０５，１１０に
よって挟まれたダブルゲート構造を例としている。この
様なダブルゲート構造を採用し、多結晶シリコン層の膜
厚を２５０Å以下、望ましくは１５０Å以下とすること
で、オン電流が飛躍的に増加し、ゲート長１．２μｍ、
ゲート幅０．６μｍのＰチャンネルトランジスタでドレ
イン電圧３Ｖ、ゲート電圧３Ｖの時のオン電流として、
約１×１０−６Ａが得られた。更に、本発明のオフセッ
トゲート構造を採用することで、オフ電流も低減され、
ゲート長１．２μｍ、ゲート幅０．６μｍのＰチャンネ
ルトランジスタでドレイン電圧０Ｖ、ゲート電圧０Ｖの
時のオフ電流を１×１０−１４Ａ以下に抑えることがで
きた。その結果、８ケタ以上オンオフ比が得られた。尚
、上部電極のオフセット構造を有効に機能させるために
は、下部電極端が上部電極のオフセット領域よりも内側
にはいることが重要である。 従って、下部電極のゲート長は上部電極と同程度にする
か、それよりも狭く設計することが望ましい。
【００１４】図２は、本発明の実施例における半導体装
置の製造工程図の一例である。尚、図２では３次元トラ
ンジスタへの簡単な応用例（スタックト型ＣＭＯＳ）を
示す。
置の製造工程図の一例である。尚、図２では３次元トラ
ンジスタへの簡単な応用例（スタックト型ＣＭＯＳ）を
示す。
【００１５】図２において、（ａ）は、シリコン基板２
０１にｐ−ｗｅｌｌ領域２０２を形成し、ＬＯＣＯＳ酸
化法で素子分離領域２０３を形成する工程である。
０１にｐ−ｗｅｌｌ領域２０２を形成し、ＬＯＣＯＳ酸
化法で素子分離領域２０３を形成する工程である。
【００１６】（ｂ）は、ゲート絶縁膜２０４を形成後、
ゲート電極２０５をｐｏｌｙ−Ｓｉ等を素子材とし形成
後、所定の形状にパターン形成し、ソース・ドレイン領
域を成すｎ＋拡散層２０６を形成する工程である。
ゲート電極２０５をｐｏｌｙ−Ｓｉ等を素子材とし形成
後、所定の形状にパターン形成し、ソース・ドレイン領
域を成すｎ＋拡散層２０６を形成する工程である。
【００１７】（ｃ）は、ゲート絶縁膜２０７を形成し、
多結晶シリコン層２０８を形成し、所定の形状にパター
ン形成する工程である。ゲート絶縁膜の形成方法として
は、ＣＶＤ法、プラズマＣＶＤ法、ＥＣＲ−ＰＣＶＤ法
、光ＣＶＤ法、スパッタ法等で低温成膜する方法が、シ
リコン基板上に形成した素子の不純物の再分布等を防ぐ
目的からして望ましい。次に、多結晶シリコン層の形成
方法としては、プラズマＣＶＤ法（ＰＣＶＤ法）で基板
温度３００℃〜４５０℃程度の低温で多結晶シリコンを
膜厚５０Å〜１５００Å程度成膜する方法が有効である
。反応ガスとして、ＳｉＨ４、Ｓｉ２Ｈ６等に加えて、
弗素（Ｆ）、塩素（Ｃｌ）等の元素を含む反応ガスを適
量混合することで、高品質な多結晶シリコン膜を低温形
成できる。成膜条件の一例を以下に示す。反応ガスとし
て、ＳｉＨ４、ジクロルシラン（ＳｉＨ２Ｃｌ２）、Ｈ
２を用い、混合比を例えば、ＳｉＨ４：ＳｉＨ２Ｃｌ２
＝１：２０〜１：２００程度、ＳｉＨ４：Ｈ２＝１：１
００〜１：１０００程度に設定し、基板温度を３００℃
〜４５０℃程度に保持し、ｒｆパワーを印加し、反応ガ
スを分解し多結晶シリコンを成膜する。膜厚に関しては
、多結晶シリコン層を薄膜化すると、オフ電流が減少し
、Ｖｔｈ（しきい値電圧）が減少する現象が知られてい
る。従って、多結晶シリコン層の膜厚は５００Å以下が
望ましく、５０Å〜２５０Å程度が特に望ましい。従っ
て、この様な薄膜でかつ高品質な多結晶シリコンを形成
することが特に重要となる。基板温度が３００℃以下の
場合は、結晶化率が低く、＜２２０＞配向性も見られな
いが、基板温度を４００℃〜４５０℃程度にすると５０
Å〜２５０Å程度の薄膜でも、結晶化率９８％以上で＜
２２０＞に配向した高品質な多結晶シリコンを成膜する
ことができる。尚、結晶化率を上げるという点では、基
板温度は４５０℃〜６００℃程度で成膜した膜のほうが
さらに良好で、９９．５％以上の結晶化率を達成でき、
ＴＦＴのオン電流の増大及びオフ電流の低減に有効であ
る。この様に、本発明によれば、低温で高品質の多結晶
シリコン膜を形成できるため、本実施例に示したスタッ
クト型ＣＭＯＳを始め、高性能な３次元ＩＣを低温で製
造することができる。尚、本実施例では反応ガスとして
、ＳｉＨ２Ｃｌ２を用いる場合を示したが、これに限定
されるものではない。例えばＳｉＣｌ４、ＳｉＨ２Ｃｌ
２、ＳｉＨＣｌ３、Ｃｌ２、ＳｉＦ４、ＳｉＨＦ３、Ｓ
ｉＨ２Ｆ２、ＳｉＨ３Ｆ、Ｓｉ２Ｆ６、Ｆ２、ＨＣｌ等
のＦ（弗素）もしくはＣｌ（塩素）のうちの少なくとも
一方の元素を含むエッチング性を有する反応ガスとＳｉ
Ｈ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８等の反応ガスを適量混合
することで、高品質な多結晶シリコンを低温で成膜する
ことができる。
多結晶シリコン層２０８を形成し、所定の形状にパター
ン形成する工程である。ゲート絶縁膜の形成方法として
は、ＣＶＤ法、プラズマＣＶＤ法、ＥＣＲ−ＰＣＶＤ法
、光ＣＶＤ法、スパッタ法等で低温成膜する方法が、シ
リコン基板上に形成した素子の不純物の再分布等を防ぐ
目的からして望ましい。次に、多結晶シリコン層の形成
方法としては、プラズマＣＶＤ法（ＰＣＶＤ法）で基板
温度３００℃〜４５０℃程度の低温で多結晶シリコンを
膜厚５０Å〜１５００Å程度成膜する方法が有効である
。反応ガスとして、ＳｉＨ４、Ｓｉ２Ｈ６等に加えて、
弗素（Ｆ）、塩素（Ｃｌ）等の元素を含む反応ガスを適
量混合することで、高品質な多結晶シリコン膜を低温形
成できる。成膜条件の一例を以下に示す。反応ガスとし
て、ＳｉＨ４、ジクロルシラン（ＳｉＨ２Ｃｌ２）、Ｈ
２を用い、混合比を例えば、ＳｉＨ４：ＳｉＨ２Ｃｌ２
＝１：２０〜１：２００程度、ＳｉＨ４：Ｈ２＝１：１
００〜１：１０００程度に設定し、基板温度を３００℃
〜４５０℃程度に保持し、ｒｆパワーを印加し、反応ガ
スを分解し多結晶シリコンを成膜する。膜厚に関しては
、多結晶シリコン層を薄膜化すると、オフ電流が減少し
、Ｖｔｈ（しきい値電圧）が減少する現象が知られてい
る。従って、多結晶シリコン層の膜厚は５００Å以下が
望ましく、５０Å〜２５０Å程度が特に望ましい。従っ
て、この様な薄膜でかつ高品質な多結晶シリコンを形成
することが特に重要となる。基板温度が３００℃以下の
場合は、結晶化率が低く、＜２２０＞配向性も見られな
いが、基板温度を４００℃〜４５０℃程度にすると５０
Å〜２５０Å程度の薄膜でも、結晶化率９８％以上で＜
２２０＞に配向した高品質な多結晶シリコンを成膜する
ことができる。尚、結晶化率を上げるという点では、基
板温度は４５０℃〜６００℃程度で成膜した膜のほうが
さらに良好で、９９．５％以上の結晶化率を達成でき、
ＴＦＴのオン電流の増大及びオフ電流の低減に有効であ
る。この様に、本発明によれば、低温で高品質の多結晶
シリコン膜を形成できるため、本実施例に示したスタッ
クト型ＣＭＯＳを始め、高性能な３次元ＩＣを低温で製
造することができる。尚、本実施例では反応ガスとして
、ＳｉＨ２Ｃｌ２を用いる場合を示したが、これに限定
されるものではない。例えばＳｉＣｌ４、ＳｉＨ２Ｃｌ
２、ＳｉＨＣｌ３、Ｃｌ２、ＳｉＦ４、ＳｉＨＦ３、Ｓ
ｉＨ２Ｆ２、ＳｉＨ３Ｆ、Ｓｉ２Ｆ６、Ｆ２、ＨＣｌ等
のＦ（弗素）もしくはＣｌ（塩素）のうちの少なくとも
一方の元素を含むエッチング性を有する反応ガスとＳｉ
Ｈ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８等の反応ガスを適量混合
することで、高品質な多結晶シリコンを低温で成膜する
ことができる。
【００１８】又、チャンネル領域に不純物をドーピング
して、Ｖｔｈ（しきい値電圧）を制御する手段も極めて
有効である。固相成長法で形成した多結晶シリコンＴＦ
Ｔでは、Ｎチャンネルトランジスタがデプレッション方
向にＶｔｈがシフトし、Ｐチャンネルトランジスタがエ
ンハンスメント方向にシフトする傾向がある。又、上記
ＴＦＴを水素化した場合、その傾向がより顕著になる。 そこで、チャンネル領域に１０１５〜１０１９／ｃｍ３
程度の不純物をドープすると、Ｖｔｈのシフトを抑える
ことができる。そこで、ＳｉＨ４及びＳｉＨ２Ｃｌ２等
の塩素もしくは弗素を含むガスに加えて、Ｂ２Ｈ６等の
ドーピングガスを混入することで、イオンインプラを用
いずにチャンネルドーピングを行なうことができる。成
膜条件の一例としては、ＳｉＨ４＋ＳｉＨ２Ｃｌ２：Ｂ
２Ｈ６＝１：０．１ｐｐｍ〜０．１％程度混入すること
で、Ｖｔｈ制御が可能となる。特に、ドープ量を最適化
することで、Ｐチャンネルトランジスタ、Ｎチャンネル
トランジスタ共オフ電流が最小になるように、Ｖｔｈを
制御することができる。従って、ＣＭＯＳ型のＴＦＴ素
子を形成する場合においてもＰｃｈ、Ｎｃｈを選択的に
チャンネルドープせずに、チャンネル部をなす多結晶シ
リコンの成膜工程のみで、Ｐｃｈ、Ｎｃｈ共、Ｖｔｈの
制御が可能である。
して、Ｖｔｈ（しきい値電圧）を制御する手段も極めて
有効である。固相成長法で形成した多結晶シリコンＴＦ
Ｔでは、Ｎチャンネルトランジスタがデプレッション方
向にＶｔｈがシフトし、Ｐチャンネルトランジスタがエ
ンハンスメント方向にシフトする傾向がある。又、上記
ＴＦＴを水素化した場合、その傾向がより顕著になる。 そこで、チャンネル領域に１０１５〜１０１９／ｃｍ３
程度の不純物をドープすると、Ｖｔｈのシフトを抑える
ことができる。そこで、ＳｉＨ４及びＳｉＨ２Ｃｌ２等
の塩素もしくは弗素を含むガスに加えて、Ｂ２Ｈ６等の
ドーピングガスを混入することで、イオンインプラを用
いずにチャンネルドーピングを行なうことができる。成
膜条件の一例としては、ＳｉＨ４＋ＳｉＨ２Ｃｌ２：Ｂ
２Ｈ６＝１：０．１ｐｐｍ〜０．１％程度混入すること
で、Ｖｔｈ制御が可能となる。特に、ドープ量を最適化
することで、Ｐチャンネルトランジスタ、Ｎチャンネル
トランジスタ共オフ電流が最小になるように、Ｖｔｈを
制御することができる。従って、ＣＭＯＳ型のＴＦＴ素
子を形成する場合においてもＰｃｈ、Ｎｃｈを選択的に
チャンネルドープせずに、チャンネル部をなす多結晶シ
リコンの成膜工程のみで、Ｐｃｈ、Ｎｃｈ共、Ｖｔｈの
制御が可能である。
【００１９】（ｄ）は、ゲート絶縁膜２０９を形成する
工程である。ゲート絶縁膜の形成方法としては、ＣＶＤ
法、プラズマＣＶＤ法、ＥＣＲ−ＰＣＶＤ法、光ＣＶＤ
法、スパッタ法等で低温成膜する方法が、シリコン基板
上に形成した素子の不純物の再分布等を防ぐ目的からし
て望ましい。
工程である。ゲート絶縁膜の形成方法としては、ＣＶＤ
法、プラズマＣＶＤ法、ＥＣＲ−ＰＣＶＤ法、光ＣＶＤ
法、スパッタ法等で低温成膜する方法が、シリコン基板
上に形成した素子の不純物の再分布等を防ぐ目的からし
て望ましい。
【００２０】（ｅ）は、上部ゲート電極２１０を形成後
、サイドウォール２１１を形成する工程である。まず、
ゲート電極２１０を不純物をドープした多結晶シリコン
で形成し、所定の形状にパターン形成する。多結晶シリ
コン層の形成方法としては、プラズマＣＶＤ法（ＰＣＶ
Ｄ法）で基板温度３００℃〜４５０℃程度の低温で多結
晶シリコンを膜厚５００Å〜４０００Å程度成膜する方
法がある。尚、本実施例では多結晶シリコン層をゲート
絶縁膜を介して上部ゲート電極と下部ゲート電極で挟ん
だダブルゲート構造のＴＦＴを例としている。以下に、
成膜条件の一例を示す。反応ガスとして、モノシラン（
ＳｉＨ４）、ジクロルシラン（ＳｉＨ２Ｃｌ２）、Ｈ２
を用い、混合比を例えば、ＳｉＨ４：ＳｉＨ２Ｃｌ２＝
１：２０〜１：２００程度、ＳｉＨ４：Ｈ２＝１：１０
０〜１：１０００程度に設定し、ドーピングガスとして
、ジボラン（Ｂ２Ｈ６）またはホスフィン（ＰＨ３）、
アルシン（ＡｓＨ３）等を用い、例えば、ＳｉＨ４：Ｐ
Ｈ３＝１：０．００２〜１：０．０４程度の混合比で混
合する。基板温度を３００℃〜４５０℃程度に保持し、
ｒｆパワーを印加し反応ガスを分解し、不純物をドープ
した低抵抗多結晶シリコンを成膜する。この様にして形
成された多結晶シリコンのシート抵抗は２０００Åの膜
厚で３０〜５０Ω／□であり、低抵抗な多結晶シリコン
を低温で成膜することができる。尚、多結晶シリコンの
形成方法はこれに限定されるものではない。続いて、サ
イドウォール２１１を形成する。常圧ＣＶＤ法、スパッ
タ法、プラズマＣＶＤ法、ＥＣＲ−ＰＣＶＤ法等で、Ｓ
ｉＯｘ、ＳｉＮｘ等の絶縁膜を５００Å〜３０００Å程
度形成し、異方性エッチングで該絶縁膜をエッチングし
、サイドウォール２１１を形成する。
、サイドウォール２１１を形成する工程である。まず、
ゲート電極２１０を不純物をドープした多結晶シリコン
で形成し、所定の形状にパターン形成する。多結晶シリ
コン層の形成方法としては、プラズマＣＶＤ法（ＰＣＶ
Ｄ法）で基板温度３００℃〜４５０℃程度の低温で多結
晶シリコンを膜厚５００Å〜４０００Å程度成膜する方
法がある。尚、本実施例では多結晶シリコン層をゲート
絶縁膜を介して上部ゲート電極と下部ゲート電極で挟ん
だダブルゲート構造のＴＦＴを例としている。以下に、
成膜条件の一例を示す。反応ガスとして、モノシラン（
ＳｉＨ４）、ジクロルシラン（ＳｉＨ２Ｃｌ２）、Ｈ２
を用い、混合比を例えば、ＳｉＨ４：ＳｉＨ２Ｃｌ２＝
１：２０〜１：２００程度、ＳｉＨ４：Ｈ２＝１：１０
０〜１：１０００程度に設定し、ドーピングガスとして
、ジボラン（Ｂ２Ｈ６）またはホスフィン（ＰＨ３）、
アルシン（ＡｓＨ３）等を用い、例えば、ＳｉＨ４：Ｐ
Ｈ３＝１：０．００２〜１：０．０４程度の混合比で混
合する。基板温度を３００℃〜４５０℃程度に保持し、
ｒｆパワーを印加し反応ガスを分解し、不純物をドープ
した低抵抗多結晶シリコンを成膜する。この様にして形
成された多結晶シリコンのシート抵抗は２０００Åの膜
厚で３０〜５０Ω／□であり、低抵抗な多結晶シリコン
を低温で成膜することができる。尚、多結晶シリコンの
形成方法はこれに限定されるものではない。続いて、サ
イドウォール２１１を形成する。常圧ＣＶＤ法、スパッ
タ法、プラズマＣＶＤ法、ＥＣＲ−ＰＣＶＤ法等で、Ｓ
ｉＯｘ、ＳｉＮｘ等の絶縁膜を５００Å〜３０００Å程
度形成し、異方性エッチングで該絶縁膜をエッチングし
、サイドウォール２１１を形成する。
【００２１】（ｆ）は、層間絶縁膜２０７にコンタクト
ホール２１４を開け、低抵抗薄膜を多結晶シリコン上２
１２（ソース・ドレイン領域となる）とゲート電極上２
１３とコンタクトホール内に選択的に成膜し、続いて、
結晶粒界に存在する欠陥を低減する目的で、水素ガス等
を少なくとも含む気体のプラズマ雰囲気にさらす等の方
法で水素化し、配線２１５を形成する工程である。本実
施例では、不純物をドープした多結晶シリコンを、ソー
ス・ドレイン領域２１２とゲート電極上２１３及びコン
タクトホール内に選択的に形成する場合を例とする。多
結晶シリコン層の形成方法としては、プラズマＣＶＤ法
（ＰＣＶＤ法）で基板温度３００℃〜４５０℃程度の低
温で多結晶シリコンを膜厚５００Å〜３５００Å程度選
択成長する方法が有効である。即ち、多結晶シリコン２
０８、２１０上及びコンタクトホール２１４内のみ不純
物をドープした多結晶シリコンを選択的に成長させ、そ
れ以外の領域（層間絶縁膜２０７、サイドウォール２１
１）には多結晶シリコンを成膜させない方法を用いるこ
とで、オフセットゲート構造のセルフアライン型のＴＦ
Ｔを低温形成することができる。特に本発明では、サイ
ドウォールを設け、選択成長させることで、ゲート電極
とソース・ドレイン領域の短絡を完全に防ぐことができ
る。多結晶シリコン層の形成方法としては、プラズマＣ
ＶＤ法（ＰＣＶＤ法）で基板温度３００℃〜４５０℃程
度の低温で多結晶シリコンを膜厚５００Å〜３５００Å
程度選択成長する方法が有効である。以下に、成膜条件
の一例を示す。反応ガスとして、モノシラン（ＳｉＨ４
）、ジクロルシラン（ＳｉＨ２Ｃｌ２）、Ｈ２を用い、
混合比を例えば、ＳｉＨ４：ＳｉＨ２Ｃｌ２＝１：２０
〜１：２００程度、ＳｉＨ４：Ｈ２＝１：１００〜１：
１０００程度に設定し、ドーピングガスとして、ジボラ
ン（Ｂ２Ｈ６）またはホスフィン（ＰＨ３）、アルシン
（ＡｓＨ３）等を用い、例えば、ＳｉＨ４：Ｂ２Ｈ６＝
１：０．００２〜１：０．０４程度の混合比で混合する
。基板温度を３００℃〜４５０℃程度に保持し、ｒｆパ
ワーを印加し反応ガスを分解し、不純物をドープした低
抵抗多結晶シリコンを成膜する。この様にして形成した
多結晶シリコンのシート抵抗は２０００Åの膜厚で３０
〜５０Ω／□であり、低抵抗な多結晶シリコンを低温で
成膜することができる。尚、多結晶シリコンの形成方法
はこれに限定されるものではない。
ホール２１４を開け、低抵抗薄膜を多結晶シリコン上２
１２（ソース・ドレイン領域となる）とゲート電極上２
１３とコンタクトホール内に選択的に成膜し、続いて、
結晶粒界に存在する欠陥を低減する目的で、水素ガス等
を少なくとも含む気体のプラズマ雰囲気にさらす等の方
法で水素化し、配線２１５を形成する工程である。本実
施例では、不純物をドープした多結晶シリコンを、ソー
ス・ドレイン領域２１２とゲート電極上２１３及びコン
タクトホール内に選択的に形成する場合を例とする。多
結晶シリコン層の形成方法としては、プラズマＣＶＤ法
（ＰＣＶＤ法）で基板温度３００℃〜４５０℃程度の低
温で多結晶シリコンを膜厚５００Å〜３５００Å程度選
択成長する方法が有効である。即ち、多結晶シリコン２
０８、２１０上及びコンタクトホール２１４内のみ不純
物をドープした多結晶シリコンを選択的に成長させ、そ
れ以外の領域（層間絶縁膜２０７、サイドウォール２１
１）には多結晶シリコンを成膜させない方法を用いるこ
とで、オフセットゲート構造のセルフアライン型のＴＦ
Ｔを低温形成することができる。特に本発明では、サイ
ドウォールを設け、選択成長させることで、ゲート電極
とソース・ドレイン領域の短絡を完全に防ぐことができ
る。多結晶シリコン層の形成方法としては、プラズマＣ
ＶＤ法（ＰＣＶＤ法）で基板温度３００℃〜４５０℃程
度の低温で多結晶シリコンを膜厚５００Å〜３５００Å
程度選択成長する方法が有効である。以下に、成膜条件
の一例を示す。反応ガスとして、モノシラン（ＳｉＨ４
）、ジクロルシラン（ＳｉＨ２Ｃｌ２）、Ｈ２を用い、
混合比を例えば、ＳｉＨ４：ＳｉＨ２Ｃｌ２＝１：２０
〜１：２００程度、ＳｉＨ４：Ｈ２＝１：１００〜１：
１０００程度に設定し、ドーピングガスとして、ジボラ
ン（Ｂ２Ｈ６）またはホスフィン（ＰＨ３）、アルシン
（ＡｓＨ３）等を用い、例えば、ＳｉＨ４：Ｂ２Ｈ６＝
１：０．００２〜１：０．０４程度の混合比で混合する
。基板温度を３００℃〜４５０℃程度に保持し、ｒｆパ
ワーを印加し反応ガスを分解し、不純物をドープした低
抵抗多結晶シリコンを成膜する。この様にして形成した
多結晶シリコンのシート抵抗は２０００Åの膜厚で３０
〜５０Ω／□であり、低抵抗な多結晶シリコンを低温で
成膜することができる。尚、多結晶シリコンの形成方法
はこれに限定されるものではない。
【００２２】尚、本発明は、図１及び図２の実施例に示
したＴＦＴ以外にも、絶縁ゲート型半導体素子全般に応
用できる。
したＴＦＴ以外にも、絶縁ゲート型半導体素子全般に応
用できる。
【００２３】
【発明の効果】以上述べたように、本発明によればより
簡便な製造プロセスでｐｏｌｙ−ＳｉＴＦＴのＶｔｈ制
御が可能となる。また、本発明のＴＦＴ構造及びその製
造方法によれば、チャンネル領域にＢ等の不純物を含ん
だオフセット構造を有するセルフアライン型ＴＦＴを低
温形成できるため、三次元ＩＣ等を低コストで製造でき
るようになった。本発明は、大型で高解像度の液晶表示
パネルや大型で高速高解像度の密着型イメージセンサに
も応用できる。
簡便な製造プロセスでｐｏｌｙ−ＳｉＴＦＴのＶｔｈ制
御が可能となる。また、本発明のＴＦＴ構造及びその製
造方法によれば、チャンネル領域にＢ等の不純物を含ん
だオフセット構造を有するセルフアライン型ＴＦＴを低
温形成できるため、三次元ＩＣ等を低コストで製造でき
るようになった。本発明は、大型で高解像度の液晶表示
パネルや大型で高速高解像度の密着型イメージセンサに
も応用できる。
【００２４】また、本発明は、図２の実施例に示したＴ
ＦＴ以外にも、絶縁ゲート型半導体素子全般に応用でき
る。
ＦＴ以外にも、絶縁ゲート型半導体素子全般に応用でき
る。
【図１】本発明の実施例における半導体装置の断面図で
ある。
ある。
【図２】本発明の実施例における半導体装置の製造工程
図である。
図である。
１０１ ・・・ 絶縁性非晶質材料１０２，
２０８ ・・・ 多結晶シリコン層１０３，２０４，
２０７，２０９ ・・・ ゲート絶縁膜１０４，２０
５，２１０ ・・・ ゲート電極１０５，２１１ ・
・・ サイドウォール１０６，２１２ ・・・ ソ
ース・ドレイン領域１０８ ・・・ 層間絶
縁膜１０９ ・・・ コンタクト穴１１０
・・・ 配線
２０８ ・・・ 多結晶シリコン層１０３，２０４，
２０７，２０９ ・・・ ゲート絶縁膜１０４，２０
５，２１０ ・・・ ゲート電極１０５，２１１ ・
・・ サイドウォール１０６，２１２ ・・・ ソ
ース・ドレイン領域１０８ ・・・ 層間絶
縁膜１０９ ・・・ コンタクト穴１１０
・・・ 配線
Claims (9)
- 【請求項１】 絶縁ゲート型半導体装置のチャンネル
領域がシリコンを主体とする多結晶半導体で形成された
半導体装置において、チャンネル領域を含むシリコンを
主体とし、ボロン等の不純物をドーピングした多結晶半
導体層、ゲート絶縁膜、サイドウォールを有するゲート
電極、該チャンネル領域を含むシリコンを主体とする多
結晶半導体層の少なくとも一部の領域上に形成されたソ
ース・ドレイン領域を成す薄膜を少なくとも有すること
を特徴とする半導体装置。 - 【請求項２】 前記半導体装置が三次元ＩＣの積層部
の素子として形成されたことを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記チャンネル領域を成すシリコンを
主体とする多結晶半導体層の膜厚が５０Å〜２５０Åで
あることを特徴とする請求項１または請求項２記載の半
導体装置。 - 【請求項４】 前記多結晶半導体層の結晶化率が９９
．５％以上であることを特徴とする請求項１から請求項
３記載の半導体装置。 - 【請求項５】 前記ソース・ドレイン領域を成す薄膜
が不純物をドープした多結晶シリコンより成ることを特
徴とする請求項１から請求項４記載の半導体装置。 - 【請求項６】 前記不純物をドープした多結晶シリコ
ン層の抵抗率が５×１０−４Ω・ｃｍ以下であることを
特徴とする請求項５記載の半導体装置。 - 【請求項７】 絶縁ゲート型半導体装置のチャンネル
領域がシリコンを主体とする多結晶半導体で形成された
半導体装置の製造方法において、チャンネル領域を含む
シリコンを主体とし、ボロン等の不純物をドーピングし
た多結晶半導体層を形成する工程、ゲート絶縁膜を形成
する工程、ゲート電極及び該ゲート電極側壁のサイドウ
ォールを形成する工程、該チャンネル領域を含むシリコ
ンを主体とする多結晶半導体層の少なくとも一部の領域
上に選択的にソース・ドレイン領域を成す薄膜を形成す
る工程を少なくとも有することを特徴とする半導体装置
の製造方法。 - 【請求項８】 前記ソース・ドレイン領域を成す薄膜
を形成する工程において、前記薄膜が少なくともサイド
ウォール上には成膜しない条件で選択的に成膜すること
を特徴とする請求項７記載の半導体装置の製造方法。 - 【請求項９】 チャンネル領域を含むシリコンを主体
とする多結晶半導体層を、弗素、塩素の内の少なくとも
一方の元素を含むガスを少なくとも用い、更にジボラン
等のドーピングガスを添加し、前記ガスをプラズマ状に
励起分解し、成膜する工程を少なくとも有することを特
徴とする請求項７から請求項８記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051258A JPH04286339A (ja) | 1991-03-15 | 1991-03-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051258A JPH04286339A (ja) | 1991-03-15 | 1991-03-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04286339A true JPH04286339A (ja) | 1992-10-12 |
Family
ID=12881923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3051258A Pending JPH04286339A (ja) | 1991-03-15 | 1991-03-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04286339A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118148A (en) * | 1996-11-04 | 2000-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6278132B1 (en) | 1996-07-11 | 2001-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6653687B1 (en) | 1996-08-13 | 2003-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device |
| US7339235B1 (en) | 1996-09-18 | 2008-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having SOI structure and manufacturing method thereof |
| US8603870B2 (en) | 1996-07-11 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1991
- 1991-03-15 JP JP3051258A patent/JPH04286339A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278132B1 (en) | 1996-07-11 | 2001-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7037765B2 (en) | 1996-07-11 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7635861B2 (en) | 1996-07-11 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US8129232B2 (en) | 1996-07-11 | 2012-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US8603870B2 (en) | 1996-07-11 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6653687B1 (en) | 1996-08-13 | 2003-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device |
| US7339235B1 (en) | 1996-09-18 | 2008-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having SOI structure and manufacturing method thereof |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6118148A (en) * | 1996-11-04 | 2000-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6251733B1 (en) | 1996-11-04 | 2001-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6690075B2 (en) | 1996-11-04 | 2004-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with channel having plural impurity regions |
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