JPH0613404A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0613404A JPH0613404A JP16784492A JP16784492A JPH0613404A JP H0613404 A JPH0613404 A JP H0613404A JP 16784492 A JP16784492 A JP 16784492A JP 16784492 A JP16784492 A JP 16784492A JP H0613404 A JPH0613404 A JP H0613404A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】低温プロセスで高性能なｐｏｌｙ−ＳｉＴＦＴ
を作製するための素子構造及び製造プロセスを提供す
る。 【構成】絶縁ゲート型半導体装置において、シリコンを
主体としボロン等の不純物をドーピングしたチャンネル
領域を含む多結晶半導体層１０２、ゲート絶縁膜１０
３、サイドウォール１０５を有するゲート電極１０４、
ゲート電極及び該多結晶半導体層上に選択的に形成され
た不純物をドープした半導体薄膜１０６、該薄膜上に選
択的に形成された金属薄膜１０８を少なくとも有する。 【効果】オフセット構造を有するセルフアライン型ＴＦ
Ｔを低温形成でき、更に、ゲート電極及びソースドレイ
ン領域の低抵抗化も同時に実現できる。その結果、高性
能なＣＭＯＳ型のｐｏｌｙ−ＳｉＴＦＴを安価なガラス
基板上に形成できる。
を作製するための素子構造及び製造プロセスを提供す
る。 【構成】絶縁ゲート型半導体装置において、シリコンを
主体としボロン等の不純物をドーピングしたチャンネル
領域を含む多結晶半導体層１０２、ゲート絶縁膜１０
３、サイドウォール１０５を有するゲート電極１０４、
ゲート電極及び該多結晶半導体層上に選択的に形成され
た不純物をドープした半導体薄膜１０６、該薄膜上に選
択的に形成された金属薄膜１０８を少なくとも有する。 【効果】オフセット構造を有するセルフアライン型ＴＦ
Ｔを低温形成でき、更に、ゲート電極及びソースドレイ
ン領域の低抵抗化も同時に実現できる。その結果、高性
能なＣＭＯＳ型のｐｏｌｙ−ＳｉＴＦＴを安価なガラス
基板上に形成できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特に、絶縁性非晶質材料上の半導体装
置及びその製造方法に関する。
造方法に係わり、特に、絶縁性非晶質材料上の半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】低融点ガラス基板上に、多結晶シリコン
を素子材とした高性能なＴＦＴ（薄膜トランジスタ）を
低温形成する試みが活発化している。特に、基板とし
て、コーニング社の７０５９等の低融点ガラスを用い、
プロセスの最高温度４５０℃程度以下で、高移動度でオ
ンオフ比の高いＣＭＯＳ型のｐｏｌｙ−ＳｉＴＦＴを作
製する低温プロセスの実用化が待望されている。
を素子材とした高性能なＴＦＴ（薄膜トランジスタ）を
低温形成する試みが活発化している。特に、基板とし
て、コーニング社の７０５９等の低融点ガラスを用い、
プロセスの最高温度４５０℃程度以下で、高移動度でオ
ンオフ比の高いＣＭＯＳ型のｐｏｌｙ−ＳｉＴＦＴを作
製する低温プロセスの実用化が待望されている。
【０００３】高性能なｐｏｌｙ−ＳｉＴＦＴを形成する
従来の方法としては、固相成長法でｐｏｌｙ−Ｓｉ膜を
形成し、イオンインプラ法でソースドレイン領域を形成
する方法が知られている。
従来の方法としては、固相成長法でｐｏｌｙ−Ｓｉ膜を
形成し、イオンインプラ法でソースドレイン領域を形成
する方法が知られている。
【０００４】
【発明が解決しようとする課題】しかしながら、この様
な従来のＴＦＴ構造及び製造方法では、以下に述べる問
題があった。（１）５５０℃〜６５０℃程度のアニール
を数時間〜数十時間行う必要があるため、基板としてコ
ーニング社の７０５９等の安価な基板を用いることがで
きない。（２）５５０℃〜６５０℃程度の固相成長アニ
ールを行っただけでは、多結晶シリコンの結晶化率等の
結晶性を十分に向上させることができず、ＴＦＴの電界
効果移動度が１００ｃｍ2／Ｖ・ｓ（Ｎｃｈ）近くの高
性能なＴＦＴを形成することが困難である。（３）セル
フアライン法でゲート電極をマスクとしてソースドレイ
ン領域を形成するため、ドレイン端での電子・正孔対の
生成電流等を原因としたオフリーク電流が発生し、充分
なオンオフ比が得られない等の問題があった。そこで、
本発明はより簡便かつ実用的なＴＦＴ構造及びその製造
方法で、結晶性の高い多結晶シリコンを低温で再現性良
く形成し、高移動度でオンオフ比が大きいＣＭＯＳ型の
ｐｏｌｙ−ＳｉＴＦＴを４５０℃程度以下の低温で形成
する素子構造及びその製造方法を提供するものである。
な従来のＴＦＴ構造及び製造方法では、以下に述べる問
題があった。（１）５５０℃〜６５０℃程度のアニール
を数時間〜数十時間行う必要があるため、基板としてコ
ーニング社の７０５９等の安価な基板を用いることがで
きない。（２）５５０℃〜６５０℃程度の固相成長アニ
ールを行っただけでは、多結晶シリコンの結晶化率等の
結晶性を十分に向上させることができず、ＴＦＴの電界
効果移動度が１００ｃｍ2／Ｖ・ｓ（Ｎｃｈ）近くの高
性能なＴＦＴを形成することが困難である。（３）セル
フアライン法でゲート電極をマスクとしてソースドレイ
ン領域を形成するため、ドレイン端での電子・正孔対の
生成電流等を原因としたオフリーク電流が発生し、充分
なオンオフ比が得られない等の問題があった。そこで、
本発明はより簡便かつ実用的なＴＦＴ構造及びその製造
方法で、結晶性の高い多結晶シリコンを低温で再現性良
く形成し、高移動度でオンオフ比が大きいＣＭＯＳ型の
ｐｏｌｙ−ＳｉＴＦＴを４５０℃程度以下の低温で形成
する素子構造及びその製造方法を提供するものである。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、 １）絶縁ゲート型半導体装置のチャンネル領域がシリコ
ンを主体とする多結晶半導体で形成された半導体装置に
おいて、チャンネル領域をその一部として含むシリコン
を主体とする多結晶半導体層、ゲート絶縁膜、サイドウ
ォールを有するゲート電極、該シリコンを主体とする多
結晶半導体層の少なくとも一部の領域上に形成されたソ
ース・ドレイン領域を成す薄膜及び該薄膜と同一材で形
成されたゲート電極上の薄膜を少なくとも有し、前記ソ
ース・ドレイン領域を成す薄膜及び該薄膜と同一材で形
成されたゲート電極上の薄膜が、不純物をドープした多
結晶シリコンと金属薄膜の積層された構造から成ること
を特徴とする。
ンを主体とする多結晶半導体で形成された半導体装置に
おいて、チャンネル領域をその一部として含むシリコン
を主体とする多結晶半導体層、ゲート絶縁膜、サイドウ
ォールを有するゲート電極、該シリコンを主体とする多
結晶半導体層の少なくとも一部の領域上に形成されたソ
ース・ドレイン領域を成す薄膜及び該薄膜と同一材で形
成されたゲート電極上の薄膜を少なくとも有し、前記ソ
ース・ドレイン領域を成す薄膜及び該薄膜と同一材で形
成されたゲート電極上の薄膜が、不純物をドープした多
結晶シリコンと金属薄膜の積層された構造から成ること
を特徴とする。
【０００６】２）前記金属薄膜がＡｌ、Ｗ、Ｃｕの内の
少なくとも１つから成ることを特徴とする。
少なくとも１つから成ることを特徴とする。
【０００７】３）前記ソース・ドレイン領域を成す薄膜
及び該薄膜と同一材で形成されたゲート電極上の薄膜の
シート抵抗が１Ω／□以下であることを特徴とする。
及び該薄膜と同一材で形成されたゲート電極上の薄膜の
シート抵抗が１Ω／□以下であることを特徴とする。
【０００８】４）前記チャンネル領域をその一部として
含むシリコンを主体とする多結晶半導体層にボロン等の
不純物が含まれていることを特徴とする。
含むシリコンを主体とする多結晶半導体層にボロン等の
不純物が含まれていることを特徴とする。
【０００９】５）半導体装置の基板が歪点６００℃以下
のガラス基板であることを特徴とする。
のガラス基板であることを特徴とする。
【００１０】６）前記チャンネル領域をその一部として
含むシリコンを主体とする多結晶半導体層の膜厚が５０
Å〜２５０Åであることを特徴とする。
含むシリコンを主体とする多結晶半導体層の膜厚が５０
Å〜２５０Åであることを特徴とする。
【００１１】７）前記多結晶半導体層の結晶化率が９
９．５％以上であることを特徴とする。 ８）前記ソース・ドレイン領域を成す薄膜及び該薄膜と
同一材で形成されたゲート電極上の薄膜が、不純物をド
ープした多結晶シリコンより成ることを特徴とする。
９．５％以上であることを特徴とする。 ８）前記ソース・ドレイン領域を成す薄膜及び該薄膜と
同一材で形成されたゲート電極上の薄膜が、不純物をド
ープした多結晶シリコンより成ることを特徴とする。
【００１２】９）前記不純物をドープした多結晶シリコ
ン層の抵抗率が５×１０-4Ω・ｃｍ以下であることを特
徴とする。
ン層の抵抗率が５×１０-4Ω・ｃｍ以下であることを特
徴とする。
【００１３】１０）絶縁ゲート型半導体装置のチャンネ
ル領域がシリコンを主体とする多結晶半導体で形成され
た半導体装置の製造方法において、チャンネル領域を含
むシリコンを主体とし、ボロン等の不純物をドーピング
した多結晶半導体層を形成する工程、ゲート絶縁膜を形
成する工程、ゲート電極及び該ゲート電極側壁のサイド
ウォールを形成する工程、該チャンネル領域を含むシリ
コンを主体とする多結晶半導体層の少なくとも一部の領
域上に選択的にソース・ドレイン領域を成す薄膜を形成
する工程、ソースドレイン領域を成す該薄膜上に金属薄
膜を選択的に形成する工程を少なくとも有することを特
徴とする。
ル領域がシリコンを主体とする多結晶半導体で形成され
た半導体装置の製造方法において、チャンネル領域を含
むシリコンを主体とし、ボロン等の不純物をドーピング
した多結晶半導体層を形成する工程、ゲート絶縁膜を形
成する工程、ゲート電極及び該ゲート電極側壁のサイド
ウォールを形成する工程、該チャンネル領域を含むシリ
コンを主体とする多結晶半導体層の少なくとも一部の領
域上に選択的にソース・ドレイン領域を成す薄膜を形成
する工程、ソースドレイン領域を成す該薄膜上に金属薄
膜を選択的に形成する工程を少なくとも有することを特
徴とする。
【００１４】１１）前記ソース・ドレイン領域を成す薄
膜を形成する工程において、前記薄膜が少なくともサイ
ドウォール上には成膜しない条件で選択的に成膜するこ
とを特徴とする １２）前記半導体装置を歪点６００℃以下のガラス基板
上に形成したことを特徴とする。
膜を形成する工程において、前記薄膜が少なくともサイ
ドウォール上には成膜しない条件で選択的に成膜するこ
とを特徴とする １２）前記半導体装置を歪点６００℃以下のガラス基板
上に形成したことを特徴とする。
【００１５】１３）チャンネル領域を含むシリコンを主
体とする多結晶半導体層を、弗素、塩素の内の少なくと
も一方の元素を含むガスを少なくとも用い、更にジボラ
ン等のドーピングガスを添加し、前記ガスをプラズマ状
に励起分解し、成膜する工程を少なくとも有することを
特徴とする。
体とする多結晶半導体層を、弗素、塩素の内の少なくと
も一方の元素を含むガスを少なくとも用い、更にジボラ
ン等のドーピングガスを添加し、前記ガスをプラズマ状
に励起分解し、成膜する工程を少なくとも有することを
特徴とする。
【００１６】１４）前記工程の基板温度が３００℃〜４
５０℃であることを特徴とする。
５０℃であることを特徴とする。
【００１７】１５）ソース・ドレイン領域を成す不純物
をドープしたシリコンを主体とする多結晶半導体層を、
弗素、塩素の内の少なくとも一方の元素を含むガスを少
なくとも用い、前記ガスをプラズマ状に励起分解し、成
膜する工程を少なくとも有することを特徴とする。
をドープしたシリコンを主体とする多結晶半導体層を、
弗素、塩素の内の少なくとも一方の元素を含むガスを少
なくとも用い、前記ガスをプラズマ状に励起分解し、成
膜する工程を少なくとも有することを特徴とする。
【００１８】１６）前記工程の基板温度が３００℃〜４
５０℃であることを特徴とする。
５０℃であることを特徴とする。
【００１９】１７）ソースドレイン領域を成す薄膜上及
びゲート電極上に金属薄膜を選択的に形成する工程にお
いて、該金属薄膜が少なくともサイドウォール上には成
膜しない条件で選択的に成膜することを特徴とする。
びゲート電極上に金属薄膜を選択的に形成する工程にお
いて、該金属薄膜が少なくともサイドウォール上には成
膜しない条件で選択的に成膜することを特徴とする。
【００２０】１８）前記金属薄膜を選択的に形成する工
程のプロセス温度が４５０℃以下であることを特徴とす
る。
程のプロセス温度が４５０℃以下であることを特徴とす
る。
【００２１】
【実施例】図１は、本発明の実施例における半導体装置
の断面図の一例である。
の断面図の一例である。
【００２２】図１において、101はガラス、石英等の絶
縁性非晶質基板、もしくはＳｉＯ2等の絶縁性非晶質材
料層等の絶縁性非晶質材料、102は多結晶シリコン層、1
03はゲート絶縁膜、104はゲート電極、105はサイドウォ
ール、106はｐ型若しくはｎ型不純物をドープした多結
晶シリコン等で形成されたソースドレイン領域を成す半
導体薄膜、107はゲート電極上に形成されたソース・ド
レイン領域と同一材の半導体薄膜、108,109は半導体薄
膜106,107上に形成された金属薄膜、110は層間絶縁膜、
111はコンタクト穴、112は配線である。本発明のｐｏｌ
ｙ−ＳｉＴＦＴは、サイドウォールを用いたセルフアラ
イン型の構造を有することを特徴とし、ソース・ドレイ
ン領域を選択的に成膜した構造を有することを特徴とす
る。本発明では、ソース・ドレイン領域とゲート電極の
短絡をサイドウォールで防ぐことができ、同時にサイド
ウォールにより、オフセット構造を形成できるため、ド
レイン端での電子・正孔対の生成電流等を原因としたオ
フリーク電流の発生を抑制し、充分なオンオフ比が得ら
れる。また、金属薄膜108,109を選択成長させること
で、ゲート電極及びソースドレイン領域の低抵抗化を実
現でき、大面積で高精細な液晶表示パネルを容易に形成
することが出来る。
縁性非晶質基板、もしくはＳｉＯ2等の絶縁性非晶質材
料層等の絶縁性非晶質材料、102は多結晶シリコン層、1
03はゲート絶縁膜、104はゲート電極、105はサイドウォ
ール、106はｐ型若しくはｎ型不純物をドープした多結
晶シリコン等で形成されたソースドレイン領域を成す半
導体薄膜、107はゲート電極上に形成されたソース・ド
レイン領域と同一材の半導体薄膜、108,109は半導体薄
膜106,107上に形成された金属薄膜、110は層間絶縁膜、
111はコンタクト穴、112は配線である。本発明のｐｏｌ
ｙ−ＳｉＴＦＴは、サイドウォールを用いたセルフアラ
イン型の構造を有することを特徴とし、ソース・ドレイ
ン領域を選択的に成膜した構造を有することを特徴とす
る。本発明では、ソース・ドレイン領域とゲート電極の
短絡をサイドウォールで防ぐことができ、同時にサイド
ウォールにより、オフセット構造を形成できるため、ド
レイン端での電子・正孔対の生成電流等を原因としたオ
フリーク電流の発生を抑制し、充分なオンオフ比が得ら
れる。また、金属薄膜108,109を選択成長させること
で、ゲート電極及びソースドレイン領域の低抵抗化を実
現でき、大面積で高精細な液晶表示パネルを容易に形成
することが出来る。
【００２３】図２は、本発明の実施例におけるＣＭＯＳ
型ｐｏｌｙ−ＳｉＴＦＴの製造工程図の一例である。
型ｐｏｌｙ−ＳｉＴＦＴの製造工程図の一例である。
【００２４】図２において、（ａ）は、ガラス、石英等
の絶縁性非晶質基板、もしくはＳｉＯ2等の絶縁性非晶
質材料層等の絶縁性非晶質材料201上に多結晶シリコン
層202,202'を形成し、ゲート絶縁膜203を形成する工程
である。本発明ではプロセスの最高温度を４５０℃程度
以下にできるため、コーニング社の７０５９等の低融点
ガラスを用いることができる。多結晶シリコン層の形成
方法としては、プラズマＣＶＤ法（ＰＣＶＤ法）で基板
温度３００℃〜４５０℃程度の低温で多結晶シリコンを
膜厚５０Å〜１５００Å程度成膜する方法が有効であ
る。ＰＣＶＤ法では、通常、反応ガスとして、モノシラ
ン（ＳｉＨ4）やジシラン（Ｓｉ2Ｈ6）等を用いるが、
この様な反応ガスを用いた場合、３００℃〜４５０℃程
度の基板温度では、非晶質シリコンかせいぜい微結晶シ
リコンが成膜されるだけであり、高品質な多結晶シリコ
ンを成膜することは困難である。しかし、反応ガスとし
て、上述のＳｉＨ4、Ｓｉ2Ｈ6等に加えて、弗素
（Ｆ）、塩素（Ｃｌ）等の元素を含む反応ガスを適量混
合することで、高品質な多結晶シリコン膜を低温形成で
きる。成膜条件の一例を以下に示す。反応ガスとして、
モノシラン（ＳｉＨ4）、ジクロルシラン（ＳｉＨ2Ｃｌ
2）、Ｈ2を用い、混合比を例えば、ＳｉＨ4：ＳｉＨ2Ｃ
ｌ2＝１：２０〜１：２００程度、ＳｉＨ4：Ｈ2＝１：
１００〜１：１０００程度に設定し、基板温度を３００
℃〜４５０℃程度に保持し、ｒｆパワーを印加し、反応
ガスを分解し多結晶シリコンを成膜する。膜厚に関して
は、多結晶シリコン層を薄膜化すると、オフ電流が減少
し、Ｖｔｈ（しきい値電圧）が減少する現象が知られて
いる。従って、多結晶シリコン層の膜厚は５００Å以下
が望ましく、５０Å〜２５０Å程度が特に望ましい。従
って、この様な薄膜でかつ高品質な多結晶シリコンを形
成することが特に重要となる。基板温度が３００℃以下
の場合は、上述の様な薄膜では、結晶化率が低く、＜２
２０＞配向性も見られないが、基板温度を４００℃〜４
５０℃程度にすると５０Å〜２５０Å程度の薄膜でも、
結晶化率９８％以上で＜２２０＞に配向した高品質な多
結晶シリコンを成膜することができる。この様に、本発
明によれば、基板温度が４５０℃程度以下の低温で高品
質の多結晶シリコン膜を形成できるため、コーニング社
の７０５９（歪点５９３℃）等の安価なガラス基板上に
高性能なｐｏｌｙ−ＳｉＴＦＴを形成することができ
る。尚、本実施例では反応ガスとして、ＳｉＨ2Ｃｌ2を
用いる場合を示したが、これに限定されるものではな
い。例えばＳｉＣｌ4、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、Ｃ
ｌ2、ＳｉＦ4、ＳｉＨＦ3、ＳｉＨ2Ｆ2、ＳｉＨ3Ｆ、Ｓ
ｉ2Ｆ6、Ｆ2、ＨＣｌ等のＦ（弗素）もしくはＣｌ（塩
素）のうちの少なくとも一方の元素を含むエッチング性
を有する反応ガスとＳｉＨ4、Ｓｉ2Ｈ6、Ｓｉ3Ｈ8等の
反応ガスを適量混合し、水素ガス等で十分希釈すること
で、高品質な多結晶シリコンを低温で成膜することがで
きる。
の絶縁性非晶質基板、もしくはＳｉＯ2等の絶縁性非晶
質材料層等の絶縁性非晶質材料201上に多結晶シリコン
層202,202'を形成し、ゲート絶縁膜203を形成する工程
である。本発明ではプロセスの最高温度を４５０℃程度
以下にできるため、コーニング社の７０５９等の低融点
ガラスを用いることができる。多結晶シリコン層の形成
方法としては、プラズマＣＶＤ法（ＰＣＶＤ法）で基板
温度３００℃〜４５０℃程度の低温で多結晶シリコンを
膜厚５０Å〜１５００Å程度成膜する方法が有効であ
る。ＰＣＶＤ法では、通常、反応ガスとして、モノシラ
ン（ＳｉＨ4）やジシラン（Ｓｉ2Ｈ6）等を用いるが、
この様な反応ガスを用いた場合、３００℃〜４５０℃程
度の基板温度では、非晶質シリコンかせいぜい微結晶シ
リコンが成膜されるだけであり、高品質な多結晶シリコ
ンを成膜することは困難である。しかし、反応ガスとし
て、上述のＳｉＨ4、Ｓｉ2Ｈ6等に加えて、弗素
（Ｆ）、塩素（Ｃｌ）等の元素を含む反応ガスを適量混
合することで、高品質な多結晶シリコン膜を低温形成で
きる。成膜条件の一例を以下に示す。反応ガスとして、
モノシラン（ＳｉＨ4）、ジクロルシラン（ＳｉＨ2Ｃｌ
2）、Ｈ2を用い、混合比を例えば、ＳｉＨ4：ＳｉＨ2Ｃ
ｌ2＝１：２０〜１：２００程度、ＳｉＨ4：Ｈ2＝１：
１００〜１：１０００程度に設定し、基板温度を３００
℃〜４５０℃程度に保持し、ｒｆパワーを印加し、反応
ガスを分解し多結晶シリコンを成膜する。膜厚に関して
は、多結晶シリコン層を薄膜化すると、オフ電流が減少
し、Ｖｔｈ（しきい値電圧）が減少する現象が知られて
いる。従って、多結晶シリコン層の膜厚は５００Å以下
が望ましく、５０Å〜２５０Å程度が特に望ましい。従
って、この様な薄膜でかつ高品質な多結晶シリコンを形
成することが特に重要となる。基板温度が３００℃以下
の場合は、上述の様な薄膜では、結晶化率が低く、＜２
２０＞配向性も見られないが、基板温度を４００℃〜４
５０℃程度にすると５０Å〜２５０Å程度の薄膜でも、
結晶化率９８％以上で＜２２０＞に配向した高品質な多
結晶シリコンを成膜することができる。この様に、本発
明によれば、基板温度が４５０℃程度以下の低温で高品
質の多結晶シリコン膜を形成できるため、コーニング社
の７０５９（歪点５９３℃）等の安価なガラス基板上に
高性能なｐｏｌｙ−ＳｉＴＦＴを形成することができ
る。尚、本実施例では反応ガスとして、ＳｉＨ2Ｃｌ2を
用いる場合を示したが、これに限定されるものではな
い。例えばＳｉＣｌ4、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、Ｃ
ｌ2、ＳｉＦ4、ＳｉＨＦ3、ＳｉＨ2Ｆ2、ＳｉＨ3Ｆ、Ｓ
ｉ2Ｆ6、Ｆ2、ＨＣｌ等のＦ（弗素）もしくはＣｌ（塩
素）のうちの少なくとも一方の元素を含むエッチング性
を有する反応ガスとＳｉＨ4、Ｓｉ2Ｈ6、Ｓｉ3Ｈ8等の
反応ガスを適量混合し、水素ガス等で十分希釈すること
で、高品質な多結晶シリコンを低温で成膜することがで
きる。
【００２５】又、チャンネル領域に不純物をドーピング
して、Ｖｔｈ（しきい値電圧）を制御する手段も極めて
有効である。固相成長法で形成した多結晶シリコンＴＦ
Ｔでは、Ｎチャンネルトランジスタがデプレッション方
向にＶｔｈがシフトし、Ｐチャンネルトランジスタがエ
ンハンスメント方向にシフトする傾向がある。又、上記
ＴＦＴを水素化した場合、その傾向がより顕著になる。
そこで、チャンネル領域に１０15〜１０19／ｃｍ3程度
の不純物をドープすると、Ｖｔｈのシフトを抑えること
ができる。そこで、ＳｉＨ4及びＳｉＨ2Ｃｌ2等の塩素
もしくは弗素を含むガスに加えて、Ｂ2Ｈ6等のドーピン
グガスを混入することで、イオンインプラを用いずにチ
ャンネルドーピングを行なうことができる。成膜条件の
一例としては、ＳｉＨ4＋ＳｉＨ2Ｃｌ2：Ｂ2Ｈ6＝１：
０．１ｐｐｍ〜０．１％程度混入することで、Ｖｔｈ制
御が可能となる。特に、ドープ量を最適化することで、
Ｐチャンネルトランジスタ、Ｎチャンネルトランジスタ
共オフ電流が最小になるように、Ｖｔｈを制御すること
ができる。従って、ＣＭＯＳ型のＴＦＴ素子を形成する
場合においてもＰｃｈ、Ｎｃｈを選択的にチャンネルド
ープせずに、チャンネル部をなす多結晶シリコンの成膜
工程のみで、Ｐｃｈ、Ｎｃｈ共、Ｖｔｈの制御が可能で
ある。続いて、ゲート絶縁膜の形成方法の一例を説明す
る。ゲート絶縁膜の形成方法としては、熱酸化法で８０
０℃〜１２００℃程度の高温で形成する方法（高温プロ
セス）と、ＣＶＤ法、プラズマＣＶＤ法、ＥＣＲ−ＰＣ
ＶＤ法、光ＣＶＤ法、スパッタ法等で４５０℃〜６５０
℃程度以下の低温で形成する方法（低温プロセス）があ
る。例えば、基板としてコーニング社の７０５９等の低
融点ガラスを用いた場合は、プロセスの最高温度を４５
０℃程度以下にしなければならず、スパッタ法、ＥＣＲ
−ＰＣＶＤ法が特に適している。
して、Ｖｔｈ（しきい値電圧）を制御する手段も極めて
有効である。固相成長法で形成した多結晶シリコンＴＦ
Ｔでは、Ｎチャンネルトランジスタがデプレッション方
向にＶｔｈがシフトし、Ｐチャンネルトランジスタがエ
ンハンスメント方向にシフトする傾向がある。又、上記
ＴＦＴを水素化した場合、その傾向がより顕著になる。
そこで、チャンネル領域に１０15〜１０19／ｃｍ3程度
の不純物をドープすると、Ｖｔｈのシフトを抑えること
ができる。そこで、ＳｉＨ4及びＳｉＨ2Ｃｌ2等の塩素
もしくは弗素を含むガスに加えて、Ｂ2Ｈ6等のドーピン
グガスを混入することで、イオンインプラを用いずにチ
ャンネルドーピングを行なうことができる。成膜条件の
一例としては、ＳｉＨ4＋ＳｉＨ2Ｃｌ2：Ｂ2Ｈ6＝１：
０．１ｐｐｍ〜０．１％程度混入することで、Ｖｔｈ制
御が可能となる。特に、ドープ量を最適化することで、
Ｐチャンネルトランジスタ、Ｎチャンネルトランジスタ
共オフ電流が最小になるように、Ｖｔｈを制御すること
ができる。従って、ＣＭＯＳ型のＴＦＴ素子を形成する
場合においてもＰｃｈ、Ｎｃｈを選択的にチャンネルド
ープせずに、チャンネル部をなす多結晶シリコンの成膜
工程のみで、Ｐｃｈ、Ｎｃｈ共、Ｖｔｈの制御が可能で
ある。続いて、ゲート絶縁膜の形成方法の一例を説明す
る。ゲート絶縁膜の形成方法としては、熱酸化法で８０
０℃〜１２００℃程度の高温で形成する方法（高温プロ
セス）と、ＣＶＤ法、プラズマＣＶＤ法、ＥＣＲ−ＰＣ
ＶＤ法、光ＣＶＤ法、スパッタ法等で４５０℃〜６５０
℃程度以下の低温で形成する方法（低温プロセス）があ
る。例えば、基板としてコーニング社の７０５９等の低
融点ガラスを用いた場合は、プロセスの最高温度を４５
０℃程度以下にしなければならず、スパッタ法、ＥＣＲ
−ＰＣＶＤ法が特に適している。
【００２６】（ｂ）は、ゲート電極204,204'を形成後、
全面に絶縁膜205を形成し、例えばＮｃｈの領域のみを
レジストで覆い、異方性エッチングでＰｃｈ領域の絶縁
膜をエッチングし、Ｐｃｈのゲート電極にサイドウォー
ル206を形成する工程である。まず、ゲート電極204,20
4'を不純物をドープした多結晶シリコンで形成し、所定
の形状にパターン形成する。多結晶シリコン層の形成方
法としては、プラズマＣＶＤ法（ＰＣＶＤ法）で基板温
度３００℃〜４５０℃程度の低温で多結晶シリコンを膜
厚５００Å〜４０００Å程度成膜する方法が有効であ
る。以下に、成膜条件の一例を示す。反応ガスとして、
モノシラン（ＳｉＨ4）、ジクロルシラン（ＳｉＨ2Ｃｌ
2）、Ｈ2を用い、混合比を例えば、ＳｉＨ4：ＳｉＨ2Ｃ
ｌ2＝１：２０〜１：２００程度、ＳｉＨ4：Ｈ2＝１：
１００〜１：１０００程度に設定し、ドーピングガスと
して、ジボラン（Ｂ2Ｈ6）またはホスフィン（Ｐ
Ｈ3）、アルシン（ＡｓＨ3）等を用い、例えば、ＳｉＨ
4：ＰＨ3＝１：０．００２〜１：０．０４程度の混合比
で混合する。基板温度を３００℃〜４５０℃程度に保持
し、ｒｆパワーを印加し反応ガスを分解し、不純物をド
ープした低抵抗多結晶シリコンを成膜する。この様にし
て形成された多結晶シリコンのシート抵抗は２０００Å
の膜厚で３０〜５０Ω／□であり、低抵抗な多結晶シリ
コンを低温で成膜することができる。また、ゲート電極
を成す該多結晶シリコン上に金属薄膜もしくはシリサイ
ド膜を形成しておくことで、後工程でゲート電極上に選
択的に形成される不純物をドープした多結晶シリコン層
との良好なオーミック性を確保する方法も有効である。
尚、多結晶シリコンの形成方法はこれに限定されるもの
ではない。続いて、サイドウォール206を形成する。常
圧ＣＶＤ法、スパッタ法、プラズマＣＶＤ法、ＥＣＲ−
ＰＣＶＤ法等で４５０℃程度以下の低温で、ＳｉＯX、
ＳｉＮX、ＳｉＯXＮY等の絶縁膜205を５００Å〜３００
０Å程度形成し、Ｎｃｈ領域のみをレジストで覆い、異
方性エッチングで該絶縁膜をエッチングし、サイドウォ
ール206を形成する。
全面に絶縁膜205を形成し、例えばＮｃｈの領域のみを
レジストで覆い、異方性エッチングでＰｃｈ領域の絶縁
膜をエッチングし、Ｐｃｈのゲート電極にサイドウォー
ル206を形成する工程である。まず、ゲート電極204,20
4'を不純物をドープした多結晶シリコンで形成し、所定
の形状にパターン形成する。多結晶シリコン層の形成方
法としては、プラズマＣＶＤ法（ＰＣＶＤ法）で基板温
度３００℃〜４５０℃程度の低温で多結晶シリコンを膜
厚５００Å〜４０００Å程度成膜する方法が有効であ
る。以下に、成膜条件の一例を示す。反応ガスとして、
モノシラン（ＳｉＨ4）、ジクロルシラン（ＳｉＨ2Ｃｌ
2）、Ｈ2を用い、混合比を例えば、ＳｉＨ4：ＳｉＨ2Ｃ
ｌ2＝１：２０〜１：２００程度、ＳｉＨ4：Ｈ2＝１：
１００〜１：１０００程度に設定し、ドーピングガスと
して、ジボラン（Ｂ2Ｈ6）またはホスフィン（Ｐ
Ｈ3）、アルシン（ＡｓＨ3）等を用い、例えば、ＳｉＨ
4：ＰＨ3＝１：０．００２〜１：０．０４程度の混合比
で混合する。基板温度を３００℃〜４５０℃程度に保持
し、ｒｆパワーを印加し反応ガスを分解し、不純物をド
ープした低抵抗多結晶シリコンを成膜する。この様にし
て形成された多結晶シリコンのシート抵抗は２０００Å
の膜厚で３０〜５０Ω／□であり、低抵抗な多結晶シリ
コンを低温で成膜することができる。また、ゲート電極
を成す該多結晶シリコン上に金属薄膜もしくはシリサイ
ド膜を形成しておくことで、後工程でゲート電極上に選
択的に形成される不純物をドープした多結晶シリコン層
との良好なオーミック性を確保する方法も有効である。
尚、多結晶シリコンの形成方法はこれに限定されるもの
ではない。続いて、サイドウォール206を形成する。常
圧ＣＶＤ法、スパッタ法、プラズマＣＶＤ法、ＥＣＲ−
ＰＣＶＤ法等で４５０℃程度以下の低温で、ＳｉＯX、
ＳｉＮX、ＳｉＯXＮY等の絶縁膜205を５００Å〜３００
０Å程度形成し、Ｎｃｈ領域のみをレジストで覆い、異
方性エッチングで該絶縁膜をエッチングし、サイドウォ
ール206を形成する。
【００２７】（ｃ）は、Ｐｃｈの多結晶シリコン202上
とゲート電極204上に不純物をドープした多結晶シリコ
ン膜207を選択的に成膜する工程である。多結晶シリコ
ン層の形成方法としては、プラズマＣＶＤ法（ＰＣＶＤ
法）で基板温度３００℃〜４５０℃程度の低温で多結晶
シリコンを膜厚５００Å〜３５００Å程度選択成長する
方法が有効である。即ち、多結晶シリコン202、204上の
み不純物をドープした多結晶シリコンを選択的に成長さ
せ、それ以外の領域（絶縁性非晶質材料201、サイドウ
ォール205、Ｎｃｈ上の絶縁膜204）には多結晶シリコン
を成膜させない方法を用いることで、オフセットゲート
構造のセルフアライン型のＴＦＴを低温形成することが
できる。特に本発明では、サイドウォールを設け、選択
成長させることで、ゲート電極とソース・ドレイン領域
の短絡を完全に防ぐことができる。以下に、成膜条件の
一例を示す。反応ガスとして、モノシラン（Ｓｉ
Ｈ4）、ジクロルシラン（ＳｉＨ2Ｃｌ2）、Ｈ2を用い、
混合比を例えば、ＳｉＨ4：ＳｉＨ2Ｃｌ2＝１：２０〜
１：２００程度、ＳｉＨ4：Ｈ2＝１：１００〜１：１０
００程度に設定し、ドーピングガスとして、ジボラン
（Ｂ2Ｈ6）等を用い、例えば、ＳｉＨ4：Ｂ2Ｈ6＝１：
０．００２〜１：０．０４程度の混合比で混合する。基
板温度を３００℃〜４５０℃程度に保持し、ｒｆパワー
を印加し反応ガスを分解し、不純物をドープした低抵抗
多結晶シリコンを選択成長させる。ＳｉＨ4とＳｉＨ2Ｃ
ｌ2の混合比等を最適化することで、多結晶シリコン
（ゲート電極204、多結晶シリコン層202）上のみ成長さ
せ、それ以外の領域（絶縁性非晶質材料201、サイドウ
ォール205、Ｎｃｈ上の絶縁膜204）には成長させない選
択成長が可能である。この様にして形成した多結晶シリ
コンのシート抵抗は２０００Åの膜厚で３０〜５０Ω／
□であり、低抵抗な多結晶シリコンを低温で選択的に成
膜することができる。尚、多結晶シリコンの形成方法は
これに限定されるものではない。続いて、ソース・ドレ
イン領域及びゲート電極を更に低抵抗化するために、不
純物をドープした多結晶シリコン207上にＷ（タングス
テン）、Ａｌ、Ｃｕ等を選択ＣＶＤ法等で形成する。本
実施例では一例として、ＷをＣＶＤ法で選択成長させる
場合を示す。成膜条件の一例としては、コールドウォー
ルタイプのＣＶＤ装置を用い、基板を３５０℃〜４５０
℃程度に保持し、反応ガスとして、六弗化タングステン
（ＷＦ6）、モノシラン（ＳｉＨ4）をＳｉＨ4／ＷＦ6＝
０．３〜１．０程度に混合し、Ｗ膜208を多結晶シリコ
ン上のみに選択成長させる。この場合、ゲート電極及び
ソース・ドレイン領域のシート抵抗を１Ω／□程度以下
にすることは容易である。例えば、Ｗ膜２０００Å程度
で、０．６Ω／□程度に低減でき、大画面の液晶表示パ
ネルの実現に対して、極めて有効な手段となる。
とゲート電極204上に不純物をドープした多結晶シリコ
ン膜207を選択的に成膜する工程である。多結晶シリコ
ン層の形成方法としては、プラズマＣＶＤ法（ＰＣＶＤ
法）で基板温度３００℃〜４５０℃程度の低温で多結晶
シリコンを膜厚５００Å〜３５００Å程度選択成長する
方法が有効である。即ち、多結晶シリコン202、204上の
み不純物をドープした多結晶シリコンを選択的に成長さ
せ、それ以外の領域（絶縁性非晶質材料201、サイドウ
ォール205、Ｎｃｈ上の絶縁膜204）には多結晶シリコン
を成膜させない方法を用いることで、オフセットゲート
構造のセルフアライン型のＴＦＴを低温形成することが
できる。特に本発明では、サイドウォールを設け、選択
成長させることで、ゲート電極とソース・ドレイン領域
の短絡を完全に防ぐことができる。以下に、成膜条件の
一例を示す。反応ガスとして、モノシラン（Ｓｉ
Ｈ4）、ジクロルシラン（ＳｉＨ2Ｃｌ2）、Ｈ2を用い、
混合比を例えば、ＳｉＨ4：ＳｉＨ2Ｃｌ2＝１：２０〜
１：２００程度、ＳｉＨ4：Ｈ2＝１：１００〜１：１０
００程度に設定し、ドーピングガスとして、ジボラン
（Ｂ2Ｈ6）等を用い、例えば、ＳｉＨ4：Ｂ2Ｈ6＝１：
０．００２〜１：０．０４程度の混合比で混合する。基
板温度を３００℃〜４５０℃程度に保持し、ｒｆパワー
を印加し反応ガスを分解し、不純物をドープした低抵抗
多結晶シリコンを選択成長させる。ＳｉＨ4とＳｉＨ2Ｃ
ｌ2の混合比等を最適化することで、多結晶シリコン
（ゲート電極204、多結晶シリコン層202）上のみ成長さ
せ、それ以外の領域（絶縁性非晶質材料201、サイドウ
ォール205、Ｎｃｈ上の絶縁膜204）には成長させない選
択成長が可能である。この様にして形成した多結晶シリ
コンのシート抵抗は２０００Åの膜厚で３０〜５０Ω／
□であり、低抵抗な多結晶シリコンを低温で選択的に成
膜することができる。尚、多結晶シリコンの形成方法は
これに限定されるものではない。続いて、ソース・ドレ
イン領域及びゲート電極を更に低抵抗化するために、不
純物をドープした多結晶シリコン207上にＷ（タングス
テン）、Ａｌ、Ｃｕ等を選択ＣＶＤ法等で形成する。本
実施例では一例として、ＷをＣＶＤ法で選択成長させる
場合を示す。成膜条件の一例としては、コールドウォー
ルタイプのＣＶＤ装置を用い、基板を３５０℃〜４５０
℃程度に保持し、反応ガスとして、六弗化タングステン
（ＷＦ6）、モノシラン（ＳｉＨ4）をＳｉＨ4／ＷＦ6＝
０．３〜１．０程度に混合し、Ｗ膜208を多結晶シリコ
ン上のみに選択成長させる。この場合、ゲート電極及び
ソース・ドレイン領域のシート抵抗を１Ω／□程度以下
にすることは容易である。例えば、Ｗ膜２０００Å程度
で、０．６Ω／□程度に低減でき、大画面の液晶表示パ
ネルの実現に対して、極めて有効な手段となる。
【００２８】（ｄ）は、全面に絶縁膜209を形成後、Ｐ
ｃｈの領域のみをレジストで覆い、等方性エッチングと
異方性エッチングを組み合わせたエッチングで、Ｎｃｈ
領域の絶縁膜をエッチングし、Ｎｃｈのゲート電極にサ
イドウォール210を形成する工程である。まず、絶縁膜2
09を、常圧ＣＶＤ法、スパッタ法、プラズマＣＶＤ法、
ＥＣＲ−ＰＣＶＤ法等で４５０℃程度以下の低温で、５
００Å〜２０００Å程度形成し、Ｐｃｈの領域のみをレ
ジストで覆い、前記絶縁膜209の膜厚分程度を、等方性
エッチングで除去し、続いて、残りの絶縁膜を異方性エ
ッチングし、サイドウォール210を形成する。
ｃｈの領域のみをレジストで覆い、等方性エッチングと
異方性エッチングを組み合わせたエッチングで、Ｎｃｈ
領域の絶縁膜をエッチングし、Ｎｃｈのゲート電極にサ
イドウォール210を形成する工程である。まず、絶縁膜2
09を、常圧ＣＶＤ法、スパッタ法、プラズマＣＶＤ法、
ＥＣＲ−ＰＣＶＤ法等で４５０℃程度以下の低温で、５
００Å〜２０００Å程度形成し、Ｐｃｈの領域のみをレ
ジストで覆い、前記絶縁膜209の膜厚分程度を、等方性
エッチングで除去し、続いて、残りの絶縁膜を異方性エ
ッチングし、サイドウォール210を形成する。
【００２９】（ｅ）は、Ｎｃｈの多結晶シリコン202'上
とゲート電極204'上に不純物をドープした多結晶シリコ
ン膜211を選択的に成膜する工程である。多結晶シリコ
ン層の形成方法としては、プラズマＣＶＤ法（ＰＣＶＤ
法）で基板温度３００℃〜４５０℃程度の低温で多結晶
シリコンを膜厚５００Å〜３５００Å程度選択成長する
方法が有効である。即ち、多結晶シリコン202'、204'上
のみ不純物をドープした多結晶シリコンを選択的に成長
させ、それ以外の領域（絶縁性非晶質材料201、サイド
ウォール210、Ｐｃｈ上の絶縁膜209上）には多結晶シリ
コンを成膜させない方法を用いることで、オフセットゲ
ート構造のセルフアライン型のＴＦＴを低温形成するこ
とができる。特に本発明では、サイドウォールを設け、
選択成長させることで、ゲート電極とソース・ドレイン
領域の短絡を完全に防ぐことができる。以下に、成膜条
件の一例を示す。反応ガスとして、モノシラン（ＳｉＨ
4）、ジクロルシラン（ＳｉＨ2Ｃｌ2）、Ｈ2を用い、混
合比を例えば、ＳｉＨ4：ＳｉＨ2Ｃｌ2＝１：２０〜
１：２００程度、ＳｉＨ4：Ｈ2＝１：１００〜１：１０
００程度に設定し、ドーピングガスとして、ホスフィン
（ＰＨ3）、アルシン（ＡｓＨ3）等を用い、例えば、Ｓ
ｉＨ4：ＰＨ3＝１：０．００２〜１：０．０４程度の混
合比で混合する。基板温度を３００℃〜４５０℃程度に
保持し、ｒｆパワーを印加し反応ガスを分解し、不純物
をドープした低抵抗多結晶シリコンを選択成長させる。
ＳｉＨ4とＳｉＨ2Ｃｌ2の混合比等を最適化すること
で、多結晶シリコン（ゲート電極204'、多結晶シリコン
層202'）上のみ成長させ、それ以外の領域（絶縁性非晶
質材料201、サイドウォール210、Ｐｃｈ上の絶縁膜209
上）には成長させない選択成長が可能である。この様に
して形成した多結晶シリコンのシート抵抗は２０００Å
の膜厚で３０〜５０Ω／□であり、低抵抗な多結晶シリ
コンを低温で選択的に成膜することができる。尚、多結
晶シリコンの形成方法はこれに限定されるものではな
い。続いて、ソース・ドレイン領域及びゲート電極を更
に低抵抗化するために、不純物をドープした多結晶シリ
コン211上にＷ（タングステン）、Ａｌ、Ｃｕ等を選択
ＣＶＤ法等で形成する。本実施例では一例として、Ｗを
ＣＶＤ法で選択成長させる場合を示す。成膜条件の一例
としては、コールドウォールタイプのＣＶＤ装置を用
い、基板を３５０℃〜４５０℃程度に保持し、反応ガス
として、六弗化タングステン（ＷＦ6）、モノシラン
（ＳｉＨ4）をＳｉＨ4／ＷＦ6＝０．３〜１．０程度に
混合し、Ｗ膜212を多結晶シリコン上のみに選択成長さ
せる。この場合、ゲート電極及びソース・ドレイン領域
のシート抵抗を１Ω／□程度以下にすることは容易であ
る。例えば、Ｗ膜２０００Å程度で、０．６Ω／□程度
に低減できる。
とゲート電極204'上に不純物をドープした多結晶シリコ
ン膜211を選択的に成膜する工程である。多結晶シリコ
ン層の形成方法としては、プラズマＣＶＤ法（ＰＣＶＤ
法）で基板温度３００℃〜４５０℃程度の低温で多結晶
シリコンを膜厚５００Å〜３５００Å程度選択成長する
方法が有効である。即ち、多結晶シリコン202'、204'上
のみ不純物をドープした多結晶シリコンを選択的に成長
させ、それ以外の領域（絶縁性非晶質材料201、サイド
ウォール210、Ｐｃｈ上の絶縁膜209上）には多結晶シリ
コンを成膜させない方法を用いることで、オフセットゲ
ート構造のセルフアライン型のＴＦＴを低温形成するこ
とができる。特に本発明では、サイドウォールを設け、
選択成長させることで、ゲート電極とソース・ドレイン
領域の短絡を完全に防ぐことができる。以下に、成膜条
件の一例を示す。反応ガスとして、モノシラン（ＳｉＨ
4）、ジクロルシラン（ＳｉＨ2Ｃｌ2）、Ｈ2を用い、混
合比を例えば、ＳｉＨ4：ＳｉＨ2Ｃｌ2＝１：２０〜
１：２００程度、ＳｉＨ4：Ｈ2＝１：１００〜１：１０
００程度に設定し、ドーピングガスとして、ホスフィン
（ＰＨ3）、アルシン（ＡｓＨ3）等を用い、例えば、Ｓ
ｉＨ4：ＰＨ3＝１：０．００２〜１：０．０４程度の混
合比で混合する。基板温度を３００℃〜４５０℃程度に
保持し、ｒｆパワーを印加し反応ガスを分解し、不純物
をドープした低抵抗多結晶シリコンを選択成長させる。
ＳｉＨ4とＳｉＨ2Ｃｌ2の混合比等を最適化すること
で、多結晶シリコン（ゲート電極204'、多結晶シリコン
層202'）上のみ成長させ、それ以外の領域（絶縁性非晶
質材料201、サイドウォール210、Ｐｃｈ上の絶縁膜209
上）には成長させない選択成長が可能である。この様に
して形成した多結晶シリコンのシート抵抗は２０００Å
の膜厚で３０〜５０Ω／□であり、低抵抗な多結晶シリ
コンを低温で選択的に成膜することができる。尚、多結
晶シリコンの形成方法はこれに限定されるものではな
い。続いて、ソース・ドレイン領域及びゲート電極を更
に低抵抗化するために、不純物をドープした多結晶シリ
コン211上にＷ（タングステン）、Ａｌ、Ｃｕ等を選択
ＣＶＤ法等で形成する。本実施例では一例として、Ｗを
ＣＶＤ法で選択成長させる場合を示す。成膜条件の一例
としては、コールドウォールタイプのＣＶＤ装置を用
い、基板を３５０℃〜４５０℃程度に保持し、反応ガス
として、六弗化タングステン（ＷＦ6）、モノシラン
（ＳｉＨ4）をＳｉＨ4／ＷＦ6＝０．３〜１．０程度に
混合し、Ｗ膜212を多結晶シリコン上のみに選択成長さ
せる。この場合、ゲート電極及びソース・ドレイン領域
のシート抵抗を１Ω／□程度以下にすることは容易であ
る。例えば、Ｗ膜２０００Å程度で、０．６Ω／□程度
に低減できる。
【００３０】（ｆ）は、層間絶縁膜213をＣＶＤ法、ス
パッタ法、プラズマＣＶＤ法等で形成し、続いて、結晶
粒界に存在する欠陥を低減する目的で、水素ガスもしく
はアンモニアガス等を少なくとも含む気体のプラズマ雰
囲気にさらし、該層間絶縁膜213にコンタクト穴214を開
け、配線215を形成する工程である。
パッタ法、プラズマＣＶＤ法等で形成し、続いて、結晶
粒界に存在する欠陥を低減する目的で、水素ガスもしく
はアンモニアガス等を少なくとも含む気体のプラズマ雰
囲気にさらし、該層間絶縁膜213にコンタクト穴214を開
け、配線215を形成する工程である。
【００３１】本発明に基づく半導体装置の製造方法で形
成したＰチャンネルＴＦＴの電界効果移動度は、２０〜
４０ｃｍ2/Ｖ・ｓｅｃ程度であり、オフ電流は０．０５
〜０．１ｐＡ（ドレイン電圧：５Ｖ、ゲート長：４μ
ｍ、ゲート幅：１０μｍ）程度が得られ、オンオフ比約
９桁を達成した。また、ＮチャンネルＴＦＴの電界効果
移動度は、６０〜１００ｃｍ2/Ｖ・ｓｅｃ程度であり、
オフ電流は０．０１〜０．０３ｐＡ（ドレイン電圧：５
Ｖ、ゲート長：５μｍ、ゲート幅：１０μｍ）程度が得
られ、オンオフ比約１０桁を達成した。また、本発明に
よればオフセットゲート構造を実現できるため、上述の
オフ電流の低減に有効であるほか、ドレイン耐圧の向上
に対しても有効であり、ドレイン電圧２０Ｖ〜３０Ｖ程
度でも電流のオンオフを制御することができる。その結
果、本発明によれば、高耐圧スイッチング素子を容易に
実現することもできる。以上述べたように、本発明によ
れば、高性能なＣＭＯＳ型ｐｏｌｙ−ＳｉＴＦＴを低温
で形成することができる。
成したＰチャンネルＴＦＴの電界効果移動度は、２０〜
４０ｃｍ2/Ｖ・ｓｅｃ程度であり、オフ電流は０．０５
〜０．１ｐＡ（ドレイン電圧：５Ｖ、ゲート長：４μ
ｍ、ゲート幅：１０μｍ）程度が得られ、オンオフ比約
９桁を達成した。また、ＮチャンネルＴＦＴの電界効果
移動度は、６０〜１００ｃｍ2/Ｖ・ｓｅｃ程度であり、
オフ電流は０．０１〜０．０３ｐＡ（ドレイン電圧：５
Ｖ、ゲート長：５μｍ、ゲート幅：１０μｍ）程度が得
られ、オンオフ比約１０桁を達成した。また、本発明に
よればオフセットゲート構造を実現できるため、上述の
オフ電流の低減に有効であるほか、ドレイン耐圧の向上
に対しても有効であり、ドレイン電圧２０Ｖ〜３０Ｖ程
度でも電流のオンオフを制御することができる。その結
果、本発明によれば、高耐圧スイッチング素子を容易に
実現することもできる。以上述べたように、本発明によ
れば、高性能なＣＭＯＳ型ｐｏｌｙ−ＳｉＴＦＴを低温
で形成することができる。
【００３２】尚、本発明は、図２の実施例に示したＴＦ
Ｔ以外にも、絶縁ゲート型半導体素子全般に応用でき
る。
Ｔ以外にも、絶縁ゲート型半導体素子全般に応用でき
る。
【００３３】
【発明の効果】以上説明したように、本発明によればよ
り簡便な製造プロセスで結晶化率の高い多結晶シリコン
膜を低温形成できる。また、本発明のＴＦＴ構造及びそ
の製造方法によれば、オフセット構造を有するセルフア
ライン型ＴＦＴを低温形成できるため、高移動度でオン
オフ比の高い高性能なＣＭＯＳ型のＴＦＴをコーニング
社の７０５９等の安価なガラス基板上に形成することが
できる。また、Ｗ、Ａｌ等を選択的に形成することで、
ゲート電極のシート抵抗を０．６Ω／□程度以下に低減
できる。その結果、大型で高解像度の液晶表示パネルや
大型で高速高解像度の密着型イメージセンサや三次元Ｉ
Ｃ等を低コストで製造できるようになった。
り簡便な製造プロセスで結晶化率の高い多結晶シリコン
膜を低温形成できる。また、本発明のＴＦＴ構造及びそ
の製造方法によれば、オフセット構造を有するセルフア
ライン型ＴＦＴを低温形成できるため、高移動度でオン
オフ比の高い高性能なＣＭＯＳ型のＴＦＴをコーニング
社の７０５９等の安価なガラス基板上に形成することが
できる。また、Ｗ、Ａｌ等を選択的に形成することで、
ゲート電極のシート抵抗を０．６Ω／□程度以下に低減
できる。その結果、大型で高解像度の液晶表示パネルや
大型で高速高解像度の密着型イメージセンサや三次元Ｉ
Ｃ等を低コストで製造できるようになった。
【００３４】また、本発明は、図２の実施例に示したＴ
ＦＴ以外にも、絶縁ゲート型半導体素子全般に応用でき
るほか、バイポーラトランジスタ、静電誘導型トランジ
スタ、太陽電池・光センサをはじめとする光電変換素子
等の半導体素子を多結晶半導体を素子材として形成する
場合にきわめて有効な製造方法となる。
ＦＴ以外にも、絶縁ゲート型半導体素子全般に応用でき
るほか、バイポーラトランジスタ、静電誘導型トランジ
スタ、太陽電池・光センサをはじめとする光電変換素子
等の半導体素子を多結晶半導体を素子材として形成する
場合にきわめて有効な製造方法となる。
【図１】本発明の実施例における半導体装置の断面図で
ある。
ある。
【図２】本発明の実施例における半導体装置の製造工程
図である。
図である。
101,201 絶縁性非晶質材料 102,202,202' 多結晶シリコン層 103,203 ゲート絶縁膜 104,204,204' ゲート電極 105,206,210 サイドウォール 106,107 不純物をドープした半導体薄膜 108,109 金属薄膜 207,211 不純物をドープした多結晶シリコン膜 208,212 タングステン膜 110,213 層間絶縁膜 111,214 コンタクト穴 112,215 配線
Claims (18)
- 【請求項１】 絶縁ゲート型半導体装置のチャンネル領
域がシリコンを主体とする多結晶半導体で形成された半
導体装置において、チャンネル領域をその一部として含
むシリコンを主体とする多結晶半導体層、ゲート絶縁
膜、サイドウォールを有するゲート電極、該シリコンを
主体とする多結晶半導体層の少なくとも一部の領域上に
形成されたソース・ドレイン領域を成す薄膜及び該薄膜
と同一材で形成されたゲート電極上の薄膜を少なくとも
有し、前記ソース・ドレイン領域を成す薄膜及び該薄膜
と同一材で形成されたゲート電極上の薄膜が、不純物を
ドープした多結晶シリコンと金属薄膜の積層された構造
から成ることを特徴とする半導体装置。 - 【請求項２】 前記金属薄膜がＡｌ、Ｗ、Ｃｕの内の少
なくとも１つから成ることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】前記ソース・ドレイン領域を成す薄膜及び
該薄膜と同一材で形成されたゲート電極上の薄膜のシー
ト抵抗が１Ω／□以下であることを特徴とする請求項１
または請求項２記載の半導体装置。 - 【請求項４】 前記チャンネル領域をその一部として含
むシリコンを主体とする多結晶半導体層にボロン等の不
純物が含まれていることを特徴とする請求項１ないし請
求項３記載の半導体装置。 - 【請求項５】 半導体装置の基板が歪点６００℃以下の
ガラス基板であることを特徴とする請求項１ないし請求
項４記載の半導体装置。 - 【請求項６】 前記チャンネル領域をその一部として含
むシリコンを主体とする多結晶半導体層の膜厚が５０Å
〜２５０Åであることを特徴とする請求項１ないし請求
項５記載の半導体装置。 - 【請求項７】 前記多結晶半導体層の結晶化率が９９．
５％以上であることを特徴とする請求項１ないし請求項
６記載の半導体装置。 - 【請求項８】 前記ソース・ドレイン領域を成す薄膜及
び該薄膜と同一材で形成されたゲート電極上の薄膜が、
不純物をドープした多結晶シリコンより成ることを特徴
とする請求項１ないし請求項７記載の半導体装置。 - 【請求項９】 前記不純物をドープした多結晶シリコン
層の抵抗率が５×１０-4Ω・ｃｍ以下であることを特徴
とする請求項８記載の半導体装置。 - 【請求項１０】絶縁ゲート型半導体装置のチャンネル領
域がシリコンを主体とする多結晶半導体で形成された半
導体装置の製造方法において、チャンネル領域を含むシ
リコンを主体とし、ボロン等の不純物をドーピングした
多結晶半導体層を形成する工程、ゲート絶縁膜を形成す
る工程、ゲート電極及び該ゲート電極側壁のサイドウォ
ールを形成する工程、該チャンネル領域を含むシリコン
を主体とする多結晶半導体層の少なくとも一部の領域上
に選択的にソース・ドレイン領域を成す薄膜を形成する
工程、ソースドレイン領域を成す該薄膜上に金属薄膜を
選択的に形成する工程を少なくとも有することを特徴と
する半導体装置の製造方法。 - 【請求項１１】前記ソース・ドレイン領域を成す薄膜を
形成する工程において、前記薄膜が少なくともサイドウ
ォール上には成膜しない条件で選択的に成膜することを
特徴とする請求項１０記載の半導体装置の製造方法。 - 【請求項１２】前記半導体装置を歪点６００℃以下のガ
ラス基板上に形成したことを特徴とする請求項１１の半
導体装置の製造方法。 - 【請求項１３】チャンネル領域を含むシリコンを主体と
する多結晶半導体層を、弗素、塩素の内の少なくとも一
方の元素を含むガスを少なくとも用い、更にジボラン等
のドーピングガスを添加し、前記ガスをプラズマ状に励
起分解し、成膜する工程を少なくとも有することを特徴
とする請求項１１ないし請求項１２記載の半導体装置の
製造方法。 - 【請求項１４】前記工程の基板温度が３００℃〜４５０
℃であることを特徴とする請求項１１ないし請求項１３
記載の半導体装置の製造方法。 - 【請求項１５】ソース・ドレイン領域を成す不純物をド
ープしたシリコンを主体とする多結晶半導体層を、弗
素、塩素の内の少なくとも一方の元素を含むガスを少な
くとも用い、前記ガスをプラズマ状に励起分解し、成膜
する工程を少なくとも有することを特徴とする請求項１
１ないし請求項１４記載の半導体装置の製造方法。 - 【請求項１６】前記工程のプロセス温度が３００℃〜４
５０℃であることを特徴とする請求項１５記載の半導体
装置の製造方法。 - 【請求項１７】ソースドレイン領域を成す薄膜上及びゲ
ート電極上に金属薄膜を選択的に形成する工程におい
て、該金属薄膜が少なくともサイドウォール上には成膜
しない条件で選択的に成膜することを特徴とする請求項
１１記載の半導体装置の製造方法。 - 【請求項１８】前記金属薄膜を選択的に形成する工程の
プロセス温度が４５０℃以下であることを特徴とする請
求項１７記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16784492A JPH0613404A (ja) | 1992-06-25 | 1992-06-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16784492A JPH0613404A (ja) | 1992-06-25 | 1992-06-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613404A true JPH0613404A (ja) | 1994-01-21 |
Family
ID=15857137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16784492A Pending JPH0613404A (ja) | 1992-06-25 | 1992-06-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613404A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744822A (en) * | 1993-03-22 | 1998-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device/circuit having at least partially crystallized semiconductor layer |
| KR100482462B1 (ko) * | 1998-12-23 | 2005-09-02 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 폴리실리콘-박막트랜지스터의 제조방법 |
| US8008718B2 (en) | 2004-12-14 | 2011-08-30 | Sharp Kabushiki Kaisha | Semiconductor device and production method thereof |
-
1992
- 1992-06-25 JP JP16784492A patent/JPH0613404A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744822A (en) * | 1993-03-22 | 1998-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device/circuit having at least partially crystallized semiconductor layer |
| KR100482462B1 (ko) * | 1998-12-23 | 2005-09-02 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 폴리실리콘-박막트랜지스터의 제조방법 |
| US8008718B2 (en) | 2004-12-14 | 2011-08-30 | Sharp Kabushiki Kaisha | Semiconductor device and production method thereof |
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