JPH04287747A - 信号処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、Ａ／Ｄコンバータと、
Ａ／Ｄコンバータからのデジタル変換データを処理する
マイクロコンピュータとを備えた信号処理システムに関
する。

【０００２】

【従来の技術】実開平２ー５３７１号に開示されている
エアバック制御システム（信号処理システム）は、加速
度センサと、この加速度センサからの加速度を表すアナ
ログデータをデジタルデータに変換するＡ／Ｄコンバー
タと、このＡ／Ｄコンバータからのデジタル変換データ
を処理するマイクロコンピュータと、マイクロコンピュ
ータに制御されるエアバックの駆動回路とを備えている
。

【０００３】上記マイクロコンピュータでは、一定周期
毎にタイマー割込ルーチンを実行する。各タイマー割込
ルーチンでは、Ａ／ＤコンバータにＡ／Ｄ変換開始指令
信号を出力して加速度センサからのアナログデータをデ
ジタルデータに変換させ、変換作業終了後にこのデジタ
ル変換データに基づく演算を行う。すなわち、変換デー
タで表された加速度を積分し、減速方向の加速度積分値
がスレッショルドレベルを超えた時に、車両衝突が生じ
たものと判断して駆動回路にトリガ信号を出力し、エア
バックを展開させる。

【０００４】

【発明が解決しようとする課題】上記マイクロコンピュ
ータのプログラムでは、各タイマー割込ルーチンにおい
て、Ａ／ＤコンバータへのＡ／Ｄ変換開始指令信号の出
力からデジタル変換データに基づく演算までを継続して
行うため、Ａ／Ｄコンバータでの変換作業を待つ必要が
あり、この待ち時間の分だけタイマー割込ルーチンの実
行時間が長くなってしまい、他のプログラムの実行時間
が短くなる。また、Ａ／Ｄコンバータでの変換作業が長
引いた場合には、タイマー割込ルーチンの実行途中で、
次のタイマー割込が生じ、マイクロコンピュータの暴走
を招く可能性も残されている。

【０００５】

【課題を解決するための手段】図１に示すように、本発
明に係わる信号処理システムは、アナログデータをデジ
タルデータに変換するＡ／Ｄコンバータ１と、このデジ
タル変換データを処理するマイクロコンピュータ２とを
備えている。このマイクロコンピュータ２は、第１割込
信号と第２割込信号とを交互に発生させるタイマー割込
信号発生手段３と、第１割込信号に応答してＡ／Ｄコン
バータにＡ／Ｄ変換開始指令信号を出力する第１タイマ
ー割込ルーチン実行手段４と、第２割込信号に応答して
デジタル変換データに基づく演算を行う第２タイマー割
込ルーチン実行手段５とを備えている。第１割込信号発
生時点から第２割込信号発生時点までの時間は、Ａ／Ｄ
コンバータでのＡ／Ｄ変換作業に要する時間より長く設
定されている。

【０００６】

【作用】第１割込信号に応答して実行される第１タイマ
ー割込ルーチンでは、Ａ／ＤコンバータにＡ／Ｄ変換開
始指令信号を出力するものの、変換作業を待つことなく
終了する。そして、第２割込信号に応答して実行される
第２のタイマー割込ルーチンでは、Ａ／Ｄ変換作業の終
了後に実行され、デジタル変換データに基づく演算を行
う。したがって、第１のタイマー割込ルーチン終了後か
ら第２のタイマー割込ルーチンを開始するまでの時間は
、Ａ／Ｄ変換作業を待つためには費やされず、他のプロ
グラム実行のために費やされるため、マイクロコンピュ
ータを効率良く作動させることができる。

【０００７】

【実施例】以下、本発明の一実施例を図２〜図４を参照
して説明する。図２はエアバック（車両安全装置）のス
キブＳを制御する制御システムの概略を示している。制
御システムは、車両の加速方向，減速方向の加速度を表
すアナログデータを出力する加速度センサ１０と、加速
度センサ１０からのアナログデータをデジタルデータに
変換するＡ／Ｄコンバータ（アナログ・デジタルコンバ
ータ）２０と、Ａ／Ｄコンバータ２０からのデジタル変
換データを処理するマイクロコンピュータ３０と、マイ
クロコンピュータ３０によって制御されるスキブＳのた
めの駆動回路４０を基本構成として備えている。

【０００８】上記駆動回路４０は、エミッタ接地のトラ
ンジスタ４１を備え、このトランジスタ４１のコレクタ
とバッテリーＶＢとの間にスキブＳが接続されている。 トランジスタ４１は、そのベースがマイクロコンピュー
タ３０からハイレベルのトリガ信号を受けた時にオンし
て、スキブＳを点火させエアバックを展開させるもので
ある。

【０００９】マイクロコンピュータ３０では図３に示す
ように、Ａ／Ｄ変換開始指令信号をＡ／Ｄコンバータ２
０へ出力するための第１タイマー割込ルーチンＩａと、
加速度評価プログラム実行のための第２タイマー割込ル
ーチンＩｂが、交互に間隔をおいて実行される。第１タ
イマー割込ルーチンＩａはＡ／Ｄ変換作業を待たずに終
了するため非常に短く約５μｓ程度である。第２タイマ
ー割込ルーチンＩｂは、第１タイマー割込ルーチンＩａ
の開始時点から時間Ｔ１後、例えば１００μｓ後に開始
される。この時間Ｔ１はＡ／Ｄ変換作業に要する時間の
最大値より長いため、第２タイマー割込ルーチンＩｂ開
始時点では、すでにＡ／Ｄ変換作業は終了している。第
２タイマー割込ルーチンＩｂは、例えば２５０μｓ要す
るので、第２タイマー割込ルーチンＩｂ開始時点から、
次の第１タイマー割込ルーチンＩａ開始までの時間Ｔ２
は例えば４００μｓに設定されている。その結果、加速
度信号のサンプリングはＴ＝Ｔ１＋Ｔ２＝５００μｓの
周期で実行され、同様に評価プログラムも約５００μｓ
の周期で実行される。

【００１０】第１タイマー割込ルーチンＩａ終了から第
２タイマー割込ルーチンＩｂ開始までの時間は、従来で
はタイマー割込ルーチンにおいてＡ／Ｄコンバータ２０
の変換作業を待っている時間であったが、本発明ではメ
インルーチンで他のプログラムを実行できる。その結果
、マイクロコンピュータ３０を効率良く作動させること
ができる。また、第１タイマー割込ルーチンＩａはＡ／
Ｄ変換作業を待つ時間を含まず、ほぼ一定でしかも非常
に短い時間で終了するため、次の第２タイマー割込ルー
チンＩｂと重なることがない。そのため、マイクロコン
ピュータの暴走を防止することができる。

【００１１】マイクロコンピュータ３０は、上述した第
１タイマー割込ルーチンＩａと第２タイマー割込ルーチ
ンＩｂとを、１つのアウトプットコンペアとＡ／Ｄ変換
要求フラグを用いることにより実行する。詳述すると、
アウトプットコンペアからの割込信号に応答して図４の
タイマー割込ルーチンを実行する。図示のタイマー割込
ルーチンは、上記第１タイマー割込ルーチンＩａと第２
タイマー割込ルーチンＩｂを実質的に含んでいる。

【００１２】まず、Ａ／Ｄ変換要求フラグがセットされ
ているか否かを判断する（ステップ１００）。肯定判断
の時には、Ａ／Ｄ変換開始の指令信号をＡ／Ｄコンバー
タに送る（ステップ１０１）。次に、次回の割込をＴ１
後にセットし（ステップ１０２）、Ａ／Ｄ変換要求フラ
グをクリアして（ステップ１０３）、メインルーチンに
戻る。これらステップ１００〜１０３は上述した第１タ
イマー割込ルーチンＩａを構成する。上記割込予定時間
Ｔ１のセットは、現時点のフリーランニングカウンタの
値にＴ１を加算した値を、アウトプットコンペアのレジ
スタにストアすることにより行われる。なお、上記割込
開始から実際に割込予定時間Ｔ１のセットが行われるま
でには２，３μｓ経過しているが、本明細書ではこの時
間を無視して説明する。

【００１３】Ａ／Ｄコンバータ２０は、ステップ１０１
で出力されたＡ／Ｄ変換開始指令信号に応答して、Ａ／
Ｄ変換を開始する。Ａ／Ｄコンバータ２０での変換作業
が終了すると、デジタル変換データがマイクロコンピュ
ータ３０の専用レジスタにストアされるとともに、Ａ／
Ｄ変換終了フラグがセットされる。なお、このＡ／Ｄ変
換終了フラグは次のＡ／Ｄ変換開始時にクリアされる。

【００１４】アウトプットコンペアでは、フリーランニ
ングカウンタの値がレジスタにストアされた設定値に達
した時、すなわち上記第１タイマー割込ルーチンＩａか
らＴ１経過した時に、割込信号（第２割込信号）を出力
する。この割込信号に応答して、次のタイマー割込ルー
チンが実行される。このルーチンでは、ステップ１００
で否定判断される。なぜなら、前回のタイマー割込ルー
チンのステップ１０３でＡ／Ｄ変換要求フラグがクリア
されているからである。したがって、ステップ１０４に
進み、次回の割込をＴ２後にセットする（ステップ１０
４）。割込予定時間Ｔ２のセットの仕方は上記割込予定
時間Ｔ１の場合と同じである。

【００１５】次に、Ａ／Ｄ変換終了フラグがセットされ
ているか否かを判断する（ステップ１０５）。肯定判断
の場合、すなわちＡ／Ｄコンバータ２０が正常であると
判断した場合には、加速度評価ブログラムを実行する（
ステップ１０６）。詳述すると、上記専用レジスタにス
トアされている加速度を前回に求めた加速度積分値に加
算することにより、加速度積分値を更新する。そして、
この更新された加速度積分値をスレッショルドレベルと
比較する。加速度積分値が減速方向に増大してスレッシ
ョルドレベルを超えた時には、車両衝突が生じたものと
判断してトランジスタ４１にトリガ信号を出力し、エア
バックを展開させる。

【００１６】上記ステップ１０５で否定判断した場合、
すなわちＡ／Ｄ変換が終了していないと判断した場合に
は、Ａ／Ｄコンバータ２０の故障を表すＮＧフラグをセ
ットする（ステップ１０７）。上記ステップ１０６また
はステップ１０７を実行した後、Ａ／Ｄ変換要求フラグ
をセットし（ステップ１０８）、メインルーチンに戻る
。上記説明から明らかなように、ステップ１００，１０
４〜１０８は、第２タイマー割込ルーチンＩｂを実行す
る。なお、上記ＮＧフラグがセットされた時には、メイ
ンルーチンにおいて警報ランプ（図示しない）を点灯さ
せる。

【００１７】上記第２タイマー割込開始時点からＴ２経
過後に、アウトプットコンペアから割込信号（第１の割
込信号）が出力されると、再び図４のタイマー割込ルー
チンが実行される。この場合、前回の第２タイマー割込
ルーチンのステップ１０８でＡ／Ｄ変換要求フラグがセ
ットされているので、再びステップ１０１〜１０３、す
なわち第１タイマー割込ルーチンＩａが実行される。

【００１８】図５〜図７は本発明の他の実施例を示す。 この実施例では、Ａ／Ｄコンバータ２０（図２参照）に
は、加速度センサ１０からのアナログデータと、他のア
ナログデータ、例えばスキブＳの一方の端子の電圧も入
力される。スキブＳに微弱電流が流されており、スキブ
Ｓが正常か断線しているかによりその端子電圧が異なる
。図５に示すように、この実施例では、加速度データの
Ａ／Ｄ変換作業終了時点で、スキブ端子電圧データのＡ
／Ｄ変換を開始するためのＡ／Ｄ割込ルーチンＩｘが実
行される。すなわち、加速度データのＡ／Ｄ変換開始指
令信号を出力するための第１タイマー割込ルーチンＩａ
′と加速度評価プログラムのための第２タイマー割込ル
ーチンＩｂ′との間で、Ａ／Ｄ割込ルーチンＩｘが実行
されるのである。第１タイマー割込ルーチンＩａ′でセ
ットされる割込予定時間Ｔ１′は、加速度信号のＡ／Ｄ
変換とスキブ端子電圧のＡ／Ｄ変換のために必要とされ
る時間の合計値より長い。また、第２タイマー割込ルー
チンＩｂ′でセットされる割込予定時間Ｔ２′は、図３
，図４の実施例の割込予定時間Ｔ２より短い。加速度の
サンプリングサイクルＴ′は、図３，図４の実施例のサ
イクルＴと等しい。Ａ／Ｄ割込ルーチンＩｘは第１タイ
マー割込ルーチンＩａ′と同様に非常に短い時間で終了
する。

【００１９】この実施例では、図７のタイマー割込ルー
チンにおいて、ステップ１００，１０１，１０２′，１
０３，２００が、第１タイマー割込ルーチンＩａ′を構
成する。また、ステップ１００，１０４′，１０５，２
０１，１０６，１０７，１０８が、第２タイマー割込ル
ーチンＩｂ′を構成する。ステップ１０３の後のステッ
プ２００では、Ａ／Ｄ割込要求フラグがセットされる。 これにより、加速度データのＡ／Ｄ変換作業が終了して
Ａ／Ｄ変換終了フラグがセットされた時に、即座にＡ／
Ｄ割込ルーチンＩｘが実行されるのである。また、ステ
ップ１０５の後のステップ２０１では、この第２タイマ
ー割込ルーチンＩｂ′の前のＡ／Ｄ割込ルーチンＩｘで
変換が開始されたスキブ端子電圧データが、上記専用レ
ジスタから専用ＲＡＭに移されてセーブされる。これに
より、この第２タイマー割込ルーチンＩｂ′の後の第１
タイマー割込ルーチンＩａ′で変換が開始される加速度
データが専用レジスタに入った時に、スキブ端子電圧デ
ータが消滅することはない。

【００２０】Ａ／Ｄ割込ルーチンＩｘでは図６に示され
ているように、このＡ／Ｄ割込ルーチンＩｘの前に変換
された加速度データを上記専用レジスタから専用ＲＡＭ
に移してセーブする（ステップ３００）。これにより、
このＡ／Ｄ割込ルーチンＩｘで変換が開始されるスキブ
端子電圧データが専用レジスタに入った時に、加速度デ
ータが消滅することはない。次に、スキブ端子電圧のＡ
／Ｄ変換開始指令信号を出力し（ステップ３０１）、Ａ
／Ｄ割込要求フラグをクリアする（ステップ３０２）。

【００２１】

【発明の効果】以上説明したように、本発明では、Ａ／
Ｄ変換開始指令のための第１のタイマー割込ルーチン終
了後からデータ変換データに基づく演算のための第２の
タイマー割込ルーチンを開始するまでの時間は、Ａ／Ｄ
変換作業を待つためには費やされず、他のプログラム実
行のために費やされるため、マイクロコンピュータを効
率良く作動させることができる。また、タイマー割込ル
ーチン同士の干渉がなくなるのでマイクロコンピュータ
の暴走を確実に防止できる。

【図面の簡単な説明】

【図１】本発明の制御システムの基本構成を示すブロッ
ク図である。

【図２】本発明に係わる制御システムの一実施例を概略
的に示す回路図である。

【図３】図２のマイクロコンピュータで実行されるタイ
マー割込ルーチンのタイムチャートである。

【図４】図３のタイマー割込ルーチンを示すフローチャ
ートである。

【図５】マイクロコンピュータでタイマー割込ルーチン
とＡ／Ｄ割込ルーチンを実行する場合のタイムチャート
である。

【図６】図５のタイムチャートにおけるタイマー割込ル
ーチンを示すフローチャートである。

【図７】図５のタイムチャートにおけるＡ／Ｄ割込ルー
チンを示すフローチャートである。

【符号の説明】

１，２０　　　　Ａ／Ｄコンバータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】アナログデータをデジタルデータに変換す
   るＡ／Ｄコンバータと、このＡ／Ｄコンバータからのデ
   ジタル変換データを処理するマイクロコンピュータとを
   備えた信号処理システムにおいて、このマイクロコンピ
   ュータが、第１割込信号と第２割込信号とを交互に発生
   させるタイマー割込信号発生手段と、第１割込信号に応
   答してＡ／ＤコンバータにＡ／Ｄ変換開始指令信号を出
   力する第１タイマー割込ルーチン実行手段と、第２割込
   信号に応答してデジタル変換データに基づく演算を行う
   第２タイマー割込ルーチン実行手段とを備え、第１割込
   信号発生時点から第２割込信号発生時点までの時間は、
   Ａ／ＤコンバータでのＡ／Ｄ変換作業に要する時間より
   長く設定されていることを特徴とする信号処理システム
   。