JPH04288868A

JPH04288868A - 半導体集積回路の製造方法

Info

Publication number: JPH04288868A
Application number: JP3052843A
Authority: JP
Inventors: Tatsuya Kimura; 木村　立也
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1991-03-18
Filing date: 1991-03-18
Publication date: 1992-10-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばＬＤＤ（Ｌｉｇ
ｈｔｌｙ　　Ｄｏｐｅｄ　　Ｄｒａｉｎ）構造を持つＦ
ＥＴ（Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　　Ｔｒａｎｓｉｓ
ｔｏｒ）と、例えばＤｏｐｏｓ（Ｄｏｐｅｄ　　ｐｏｌ
ｙｓｉｌｉｃｏｎ）電極をエミッタに持つバイポーラト
ランジスタとを、同一の半導体基板上に形成する半導体
集積回路の製造方法に関するものである。

【０００２】

【従来の技術】従来、この種の半導体集積回路には、例
えばＬＤＤ構造を持つＣＭＯＳＦＥＴと、Ｄｏｐｏｓ電
極をエミッタに持つバイポーラトランジスタとが同一の
チップ上に形成されたバイポーラ・ＣＭＯＳ複合集積回
路（以下、ＢｉＣＭＯＳ集積回路という）がある。

【０００３】ＢｉＣＭＯＳ集積回路は、例えば文献　　
沖電気研究開発、５７［４］、（１９９０−１０−１）
、「０．８μｍ　　ＢｉＣＭＯＳプロセス」ｐ７７−ｐ
８０にも記載されているように、バイポーラトランジス
タの高い駆動能力と、ＣＭＯＳの高い集積度を合せ持つ
論理回路技術としてゲートアレイ、スタンダードセル、
ＳＲＡＭ（Ｓｔａｔｉｃ　　ＲＡＭ）など高速・高集積
を必要とする数多くの集積回路に用いられている。

【０００４】この高速・高集積を実現できるＢｉＣＭＯ
Ｓ集積回路の製造プロセスとしては、ＣＭＯＳにＬＤＤ
構造を採用し、バイポーラトランジスタに、例えばＤｏ
ｐｏｓ型エミッタ構造を用いる技術が一般的である。こ
の場合のＤｏｐｏｓ型エミッタ構造は、例えばＮ型にド
ープ（Ｄｏｐｅ）された多結晶シリコン（ポリシリコン
）を、エミッタ電極層の拡散源として用いかつエミッタ
電極層の取り出し電極に用いるものである。

【０００５】ＣＭＯＳにＬＤＤ構造を採用する理由とし
ては、高集積化にあたってＦＥＴに例えばゲート長１μ
ｍ以下のつまりサブミクロンのデザインルールを用いる
ことが必要であり、この１μｍ以下の微細なＣＭＯＳを
高信頼度で動作させるために、例えば耐ホットエレクト
ロン耐量等を確保しなければならず、電流経路のキャリ
ア濃度分布を段階的にすることにより耐ホットエレクト
ロン耐量等を向上させるＬＤＤ構造を用いることが必須
であることが挙げられる。

【０００６】一般に電源電圧を一定にしたままでＭＯＳ
トランジスタを微細化すると、素子内部の電界が増大す
る。この電界の増大により、チャネルを流れるキャリア
が加速され、ドレイン近傍において衝突電離を引き起こ
し、多数のホットキャリアが発生する現象が生じる。こ
のようなホットキャリア現象等により、例えばキャリア
の一部がゲート酸化膜にトラップされるなどして、しき
い値電圧の変動や相互コンダクタンスの低下などの素子
劣化を招いてしまう。このようにトランジスタ特性を劣
化させ素子の信頼性に重大な影響を与えるホットキャリ
ア現象等を防ぐために、ＬＤＤ構造が採用される。ＬＤ
Ｄ構造では、ドレイン近傍における電界増大を緩和する
ため、高濃度拡散層（ソース領域、ドレイン領域）とチ
ャネル領域の間に、低濃度層（ＬＤＤ層）を介在させる
ために、安定した電界緩和効果等が得られ、デバイスの
微細化を図りかつ素子特性の劣化を防止できる。

【０００７】一方、バイポーラトランジスタにＤｏｐｏ
ｓ型エミッタ構造を採用する理由としては、高速動作を
実現するために、トランジスタの動作速度とエミッタの
容量及びサイズ等との相関性に起因して、なるべく幅の
狭いエミッタを形成することが必須であることが挙げら
れる。

【０００８】ところで、このようなＤｏｐｏｓ型エミッ
タ構造以外の構造として例えばセルフアライン技術を駆
使したダブルポリシリコンバイポーラトランジスタを持
つＢｉＣＭＯＳなども数多く報告されている（例えば文
献　　ＩＥＤＭ　　’８７、ＡＨｉｇｈ　　Ｓｐｅｅｄ
　　Ｓｕｐｅｒ　　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　　Ｂｉ
ｐｏｌａｒ−ＣＭＯＳ　　Ｔｅｃｈｎｏｌｏｇｙ、ＡＴ
Ｔ）が、いずれも製造工程が複雑で量産性に乏しく、あ
るいは工程数が多く結果としてコスト高となってしまう
などの問題があり、実用的ではない。

【０００９】次に、以上のような現状を考慮して現在一
般化しているＢｉＣＭＯＳ集積回路、例えばＬＤＤ構造
を持つＣＭＯＳとＤｏｐｏｓ型エミッタ構造を持つバイ
ポーラトランジスタからなるＢｉＣＭＯＳ集積回路を製
造するための従来の製造方法を、図６〜図９を用いて説
明する。なお、図６（ａ）〜（ｃ）、図７（ｄ）〜（ｆ
）、図８（ｇ）〜（ｉ）、図９（ｊ）は、従来の半導体
集積回路の製造方法の一構成例を示す製造工程図であり
、一連の製造工程を示すものである。

【００１０】従来の製造方法によれば、例えばＢｉＣＭ
ＯＳ集積回路が以下のような各工程（Ｉ）〜（Ｘ）を経
て製造される。

【００１１】（Ｉ）　　図６（ａ）の工程工程１，２例えばウエハ状のシリコン基板（以下、基板という）１
に、複数の埋込み層２を形成し、基板１上にエピタキャ
ル層３を形成させ（工程１）、エピタキシャル層３に複
数のウェル層４を形成すれば（工程２）、ＰＭＯＳ領域
５及びＮＭＯＳ領域６と、素子分離層７で素子分離され
たバイポーラ形成領域８とが得られる。工程３，４基板１表面に薄い酸化膜を設けその上にマスクパターン
を形成し（工程３）、そのマスクパターンをマスクにし
て熱酸化等によりフィールド酸化膜９を選択的に形成す
る（工程４）。

【００１２】工程５，６工程４後、前記マスクパターンとその直下の酸化膜を一
端除去すれば、ＰＭＯＳ領域５、ＮＭＯＳ領域６、及び
バイポーラ形成領域８の基板１表面が露出し、その周り
はフィールド酸化膜９で囲まれる（工程５）が、その後
基板１を酸化して各素子領域上に酸化膜１０を形成し、
バイポーラ形成領域８の特定部分にイオン注入を行い、
ベース層１１を得る（工程６）。

【００１３】（ＩＩ）　　図６（ｂ）の工程工程７ＰＭＯＳ領域５及びＮＭＯＳ領域６の基板１表面に、ポ
リシリコンを用いてゲート電極１３を形成する。次いで
、ゲート電極１３とフィールド酸化膜９をマスクに用い
、かつバイポーラ形成領域８上等の不必要なところはレ
ジストでおおった状態で、ＰＭＯＳ領域５及びＮＭＯＳ
領域６に、それぞれ不純物をイオン注入して、ＬＤＤ層
１４を形成する。

【００１４】（ＩＩＩ）　　図６（ｃ）の工程工程８基板１の全面にＣＶＤ膜、例えば２６００Å程度のリン
シリケートガラス膜（以下、ＰＳＧ膜という）１５を成
長させる。

【００１５】（ＩＶ）　　図７（ｄ）の工程工程９工程８後、例えば反応性イオンエッチング法（以下、Ｒ
ＩＥ法という）を用いた異方性エッチング処理により、
基板１上のＰＳＧ膜１５の全面をエッチングし、ゲート
電極１３の側部にサイドウォール層１６を形成する。こ
の時、ＰＭＯＳ領域５、ＮＭＯＳ領域６及びバイポーラ
形成領域８では、フィールド酸化膜９やゲート電極１３
、サイドウォール層１６で覆われていない部分の基板１
表面が露出する。（Ｖ）　　図７（ｅ）の工程工程１０工程９後、基板１上に熱酸化処理等を施し、ＰＭＯＳ領
域５、ＮＭＯＳ領域６及びバイポーラ形成領域８の基板
１表面に、次工程でのイオン注入時の緩衝用マスクに用
いる酸化膜１７を成長させる。

【００１６】（ＶＩ）　　　図７（ｆ）の工程工程１１ＰＭＯＳ領域５のソース・ドレイン形成領域に対しその
ゲート電極１３及びサイドウォール層１６をマスクに用
いて不純物をイオン注入すると共に、それと同一の不純
物を、必要な部分にマスキングを行ったバイポーラ形成
領域８のベース取出し領域にイオン注入する。他方、Ｎ
ＭＯＳ領域６のソース・ドレイン形成領域に対しそのゲ
ート電極１３及びサイドウォール層１６をマスクに用い
てＰＭＯＳの場合と異なる不純物をイオン注入すると共
に、そのＰＭＯＳ領域の場合と異なる不純物を、必要な
部分にマスキングを行ったバイポーラ形成領域８のコレ
クタ領域にイオン注入する。

【００１７】これらのイオン注入後、例えば熱処理等を
施せば、各素子領域の拡散層が形成される。即ち、ＰＭ
ＯＳ領域５及びＮＭＯＳ領域６にそれぞれのソース領域
、ドレイン領域であるＦＥＴ電極層１８が形成され、バ
イポーラ形成領域８にはコレクタ電極層１９が、ベース
層１１内にはベース取出し領域層２０がそれぞれ形成さ
れる。

【００１８】（ＶＩＩ）　　図８（ｇ）の工程工程１２バイポーラ形成領域８のエミッタ領域部分での酸化膜１
７に、コンタクト孔２１を設けて、エミッタ領域の窓あ
けを行う。

【００１９】（ＶＩＩＩ）　　　図８（ｈ）の工程工程
１３基板１上の全面に、特定の不純物をドープしたポリシリ
コン膜２２を成長させる。

【００２０】（ＩＸ）　　　図８（ｉ）の工程工程１４前工程１３で得られたポリシリコン膜２２を選択的にエ
ッチングし、電極自体でありかつエミッタ電極層形成用
の拡散源となるエミッタ電極２３をコンタクト孔２１上
に形成する。その後、熱処理を行い、エミッタ電極２３
に含まれた前記特定の不純物をベース層１１の一部へ拡
散させてエミッタ電極層２４を形成する。

【００２１】（Ｘ）　　図９（ｊ）の工程基板１上の全
面に、例えば層間絶縁膜としてボロン・リンシリケート
ガラス膜（以下、ＢＰＳＧ膜という）２５を成長させ、
加熱等による平坦化処理（フロー）を行ってそのＢＰＳ
Ｇ膜２５表面を平坦化し、その後、例えば各素子の電極
取出し孔を開孔し、配線を行うなどすれば、ＢｉＣＭＯ
Ｓ集積回路の製造が終了する。

【００２２】以上のようにして製造されたＢｉＣＭＯＳ
集積回路では、ＦＥＴでの微細化による高集積化及び低
消費電力化を達成でき、バイポーラトランジスタにより
高速動作及び高い駆動能力が得られ、高速化・高集積化
・高機能化を同時に図れる優れた半導体集積回路を実現
できる。

【００２３】

【発明が解決しようとする課題】しかしながら、上記構
成の半導体集積回路の製造方法では、次のような課題が
あった。

【００２４】（Ａ）　　例えばＢｉＣＭＯＳ集積回路等
では、ＭＯＳデバイスを微細化した際電界緩和等を図り
素子特性の劣化を防止するために、ＬＤＤ構造を採用し
ており、そのために、サイドウォール層１６をマスクに
用いてＬＤＤ層１４を形成する必要がある。

【００２５】従来の製造方法では、ゲート電極１３を形
成した後、ＣＶＤ膜、例えばＰＳＧ膜１５をウエハ全面
上に一端設けてから、ＲＩＥ法等による異方性エッチン
グ処理を施し、サイドウォール層１６を形成している。この際、異方性エッチングを用いているのは、等方性エ
ッチングだとエッチング速度が等方的であり、エッチン
グは深さ方向（縦方向）だけでなく、基板面に水平の方
向（横方向）にも進行してしまい、特に微細加工条件下
では精度の良いサイドウォール層１６を形成することが
困難であるが、異方性エッチングの場合には、エッチン
グが方向性を持つことにより高精度でサイドウォール層
１６を形成できるためである。

【００２６】ところが、異方性エッチングにしても、例
えばＲＩＥ法等について考えてみれば分かるように、エ
ッチング用ガスを所定のエッチング条件（例えばガス成
分、濃度、ガス圧、加速電圧及びエッチング量等）のも
とで、被エッチング材料にあてて食刻加工するわけであ
るから、被エッチング材料の全面にわたって完全に均一
にエッチングするのは実際問題として困難である。特に
被エッチング材料の構造が微細化し、エッチング量（エ
ッチング深度）を精度良く制御しなければならないとな
ると、これらのばらつきによる影響は顕著となる。例え
ば、一度にエッチングする被エッチング材料が、１つの
ウエハの場合でも、また複数のウエハであっても、各被
エッチング材料表面のエッチング状態にはバラツキが生
じる可能性がある。実際、例えば特定のＲＩＥ装置を用
いた場合ではあるが、そのＲＩＥエッチングレートには
、同一ウエハ内はもとより、異なるウエハ間で約３％程
度のばらつきが確認された。この場合のＲＩＥエッチン
グで、複数枚のシリコンウエハを同時に適当な時間にわ
たりエッチングした時のエッチング量のばらつきの状態
を図１０に示す。

【００２７】図１０は、従来の製造方法におけるシリコ
ン基板に対するエッチング量のばらつきを示すもので、
ＲＩＥ法によるエッチング量のばらつきの一測定例を示
す図である。図中、縦軸にはエッチング量のばらつきを
オングストローム（Å）を単位として示し、横軸には各
エッチング量のばらつきの度数を示している。

【００２８】図１０からも分かるように、ＲＩＥ法、あ
るいは基本的には他の異方性エッチングにも、エッチン
グ量のばらつきがあり、このような異方性エッチングに
より、例えばＰＳＧ膜１５をエッチングする場合、ＰＳ
Ｇ膜１５が残存してしまうと製造上及び動作特性上様々
な悪影響を及ぼすので、基板１の全面にわたって不要部
分のＰＳＧ膜１５を確実にエッチングしようとすると、
異方性エッチングのばらつき、さらにはＲＩＥ装置等の
装置自体の精度上のばらつき等も考慮した上で、エッチ
ング量を設定しなければならず、これは結果として、Ｐ
ＳＧ膜１５のみならず、その下の例えばＰＭＯＳ領域５
、ＮＭＯＳ領域６、バイポーラ形成領域８の基板１表面
をもエッチングしてしまうことになる。これらの各領域
には、ベース層１１やＬＤＤ層１４が形成されており、
結果としてこれらに損傷をもたらすおそれがある。例えばベース層１１が形成されたバイポーラ形成領域８
の基板１がエッチングされると、製造後に結果として、
■サイドウォール層１６形成のエッチング時に発生した
ベース層１１の欠陥によりリーク電流等が発生したり、
■ベース層１１の表面がエッチングされることによりベ
ースのプロファイルにばらつきが生じそれによりバイポ
ーラトランジスタの電流増幅率（ｈＦＥ）等がばらつい
たりして、半導体集積回路製造の歩留りを低下させてし
まう。

【００２９】このような問題を解決するために、ベース
層１１やＬＤＤ層１４とサイドウォール層１６との形成
順序の入れ替えを行うことが考えられる。しかし、例え
ばＬＤＤ層１４に関しては、ゲート電極１３をマスクと
して形成され、サイドウォール層１６は後のＦＥＴ電極
層１８の形成時にＬＤＤ層１４を残すために設けるので
あるから、サイドウォール層１６形成後にＬＤＤ層１４
を形成するのでは意味がない。また、ベース層１１に関
しては、従来例えば工程数の削減などの製造上及び動作
特性の信頼性上の利点を考慮して、例えばサイドウォー
ル層１６の形成後に、ＦＥＴ電極層１８とコレクタ領域
層１９及びベース取出し領域層２０とを、工程１１でま
とめて行うイオン注入で形成するようにしており、かつ
サイドウォール層１６の形成とＦＥＴ電極層１８の形成
との間に他の異なる他のプロセスを挿入することは製造
上及び動作特性の信頼性上好ましくないため、やはりベ
ース層１１についてもサイドウォール層１６の形成前に
形成しておくのは最適なプロセス設定であると考えられ
る。

【００３０】（Ｂ）　　さらに、従来の半導体集積回路
の製造方法では、サイドウォール層１６の形成のみのた
めに、図６（ｃ）の工程と図７（ｄ）の工程とを行わな
ければならず、その分工程数が増え、製造プロセスの最
適化が十分に行われていず、製造プロセスの簡略化の余
地があり、製造コストの十分な低減が図られていない。

【００３１】本発明は、前記従来技術が持っていた課題
として、サイドウォール層を形成する際の異方性エッチ
ングにより素子領域の半導体基板表面がエッチングされ
てしまう点と、製造プロセスの最適化が図られていない
点の双方を、同時にかつより効果的に解決する半導体集
積回路の製造方法を提供するものである。

【００３２】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、バイポーラトランジスタとＦＥＴと
を同一の半導体基板に形成する半導体集積回路の製造方
法において、ＦＥＴ領域の絶縁膜上にゲート電極を形成
する工程と、少なくとも前記ゲート電極をマスクにして
イオン注入法により前記ＦＥＴ領域に、所定濃度の不純
物注入層を形成する工程と、バイポーラ領域におけるバ
イポーラ電極層上の前記絶縁膜にバイポーラ出力電極用
のコンタクト孔を設けた後、前記半導体基板上の全面に
、所定の不純物を含む特定の導電材料からなる導電膜を
形成する工程と、前記導電膜の前記コンタクト孔上部分
にマスク部材を設けて、前記導電膜及び前記絶縁膜の材
料特性に応じたエッチング条件下での異方性エッチング
処理により該導電膜をエッチングし、前記ゲート電極の
側部にサイドウォール層を形成すると同時に、前記コン
タクト孔上に前記バイポーラ出力電極を形成する工程と
、少なくとも前記ゲート電極及び前記サイドウォール層
をマスクにしてイオン注入法により前記ＦＥＴ領域に前
記不純物注入層よりも高濃度のＦＥＴ電極層を形成する
と共に、前記バイポーラ出力電極から前記所定の不純物
を前記バイポーラ電極層に拡散させてバイポーラ出力電
極層を形成する工程とを、順に施すようにしたものであ
る。

【００３３】第２の発明は、前記第１の発明において、
前記半導体基板をシリコン基板で、前記フィールド絶縁
膜及び前記絶縁膜を酸化膜で、前記導電膜をポリシリコ
ン膜で、それぞれ形成したものである。

【００３４】第３の発明は、前記第１または第２の発明
において、前記ＦＥＴ領域及びバイポーラ領域を、前記
半導体基板に積層された埋込み層及びウェル層と、素子
分離層とを用いて形成したものである。

【００３５】第４の発明は、前記第１、第２または第３
の発明において、前記異方性エッチング処理に反応性イ
オンエッチング法を用いたものである。

【００３６】

【作用】第１の発明によれば、バイポーラトランジスタ
とＦＥＴとが同一の半導体基板に形成される半導体集積
回路が、例えば以下のような各工程を順に施し、必要に
応じこれらの各工程の前後または最中に他の工程を挿入
するなどして製造される。

【００３７】ＦＥＴ領域の絶縁膜上にゲート電極を形成
する工程を施した後、少なくとも前記ゲート電極をマス
クにしてイオン注入法により前記ＦＥＴ領域に、所定濃
度の不純物注入層を形成する工程を施す。この不純物注
入層が、ＬＤＤ層となるものである。

【００３８】前工程後、前記バイポーラ領域における前
記バイポーラ電極層上の前記絶縁膜にバイポーラ出力電
極用（エミッタ電極用）のコンタクト孔を設けた後、前
記半導体基板上の全面に、所定の不純物を含む特定の導
電材料からなる導電膜を形成する工程を行う。

【００３９】さらに、次の工程では、前工程で形成され
た前記導電膜の前記コンタクト孔上部分にマスク部材を
設けて、前記導電膜及び前記絶縁膜の材料特性に応じた
エッチング条件下での異方性エッチング処理により該導
電膜をエッチングし、前記ゲート電極の側部にサイドウ
ォール層を形成すると同時に、前記コンタクト孔上に前
記バイポーラ出力電極を形成する。

【００４０】その後、少なくとも前記ゲート電極及び前
記サイドウォール膜をマスクにしてイオン注入法により
前記ＦＥＴ領域に前記不純物注入層よりも高濃度のＦＥ
Ｔ電極層、即ちドレイン領域、ソース領域を形成すると
共に、前記バイポーラ出力電極から前記所定の不純物を
前記バイポーラ電極層の所定部分に拡散させてバイポー
ラ出力電極層（エミッタ電極層）を形成する工程を実行
する。さらに、その後、例えば層間絶縁膜の形成や、電
極取出し処理、及び配線処理等を施したりすれば、所望
する半導体集積回路が製造される。

【００４１】第２の発明によれば、前記半導体基板をシ
リコン基板で、前記フィールド絶縁膜及び前記絶縁膜を
酸化膜で、前記導電膜をポリシリコン膜でそれぞれ形成
することにより、通常の製造手段での良好な制御性等を
実現でき、最も簡略かつ容易なプロセスで製造を行える
。

【００４２】第３の発明によれば、前記ＦＥＴ領域及び
バイポーラ領域は、前記半導体基板に積層された埋込み
層及びウェル層と、素子分離層とを用いて形成されて、
前記埋込み層と前記ウェル層とは接続される。通常ウェ
ル層はラッチアップなどの防止を目的としてある程度の
深さを必要とするが、埋込み層の上方拡散量を抑制する
という制約から深いウェル層を形成することは困難であ
った。そこで、埋込み層とウェル層とを積層状態に形成
すればそれらの間が接続されラッチアップ耐量が得られ
るなどする。これらはすでに周知の技術であるが、本発
明にこの構造を用いることにより、より優れた半導体集
積回路の製造方法を実現できる。

【００４３】第４の発明によれば、前記異方性エッチン
グ処理に反応性イオンエッチング法を用いることにより
、異方性エッチング処理の操作性、制御性を向上させる
ことができる。

【００４４】従って、前記課題を解決できるのである。

【００４５】

【実施例】図１（ａ）〜（ｃ）、図２（ｄ）〜（ｆ）、
図３（ｇ）〜（ｉ）、図４（ｊ）〜（ｌ）、図５（ｍ）
は、本発明の実施例の半導体集積回路の製造方法の一製
造工程例を示す製造工程図であり、一連の製造工程を示
すものである。

【００４６】以下、図１〜図５を参照しつつ、本実施例
の製造方法について説明する。

【００４７】本実施例の製造方法では、例えばＬＤＤ構
造を持つＣＭＯＳとＤｏｐｏｓ型電極をエミッタに持つ
バイポーラトランジスタとを同一チップ上に備えたＢｉ
ＣＭＯＳ集積回路が、次のような各工程（ｉ）〜（ｘｉ
ｉｉ）を経て製造される。（ｉ）図１（ａ）の工程工程１例えば結晶面が（１００）のウエハ状のＰ型シリコン基
板（以下、基板という）３１に、Ｎ型埋込み層３２、Ｐ
型埋込み層３３を形成し、Ｎ−　型エピタキシャル層３
４を形成する。

【００４８】（ｉｉ）　　図１（ｂ）の工程工程２基板３１表面より、Ｎ型ウェル層３５とＰ型ウェル層３
６を拡散し、各埋込み層３２，３３と連続させる。こう
して、ＦＥＴ領域であるＰＭＯＳ用のＮウェル領域３７
及びＮＭＯＳ用のＰウェル領域３８と、素子分離層３９
により素子分離されたバイポーラ領域であるバイポーラ
形成領域４０とが得られる。

【００４９】（ｉｉｉ）　　図１（ｃ）の工程工程３次いで、基板３１の表面に例えば３００Å程度の薄い酸
化膜４１を成長させる。その後、酸化膜４１の全面に、
例えば減圧ＣＶＤ法（ＬＰＣＶＤ法）等を用いてシリコ
ン窒化膜（Ｓｉ３　Ｎ４　膜）を１５００Å程度成長さ
せ、さらにホトリソグラフィー技術及びエッチング技術
等を用いてそのシリコン窒化膜をパターニングしてマス
クパターン４２を形成する。

【００５０】（ｉｖ）　　図２（ｄ）の工程工程４マスクパターン４２をマスクとして酸化膜４１を、例え
ば１０００℃、１５０分でのウエットＯ２　雰囲気で成
長させ、マスクパターン４２に覆われていない領域に例
えば７０００Å程度の厚いフィールド酸化膜４３を成長
させる。

【００５１】（ｖ）　　図２（ｅ）の工程工程５次いで、マスクパターン４２を、例えばリン酸ボイル等
を用いたウエットエッチングなどによりエッチング除去
した後、基板３１全面を、例えば薄いＨＦ系のエッチン
グ液に浸し、工程３で成長させた酸化膜４１を３００Å
程度エッチングすれば、フィールド酸化膜４３で囲まれ
たＦＥＴ領域であるＰＭＯＳ領域４４及びＮＭＯＳ領域
４５とバイポーラ領域であるコレクタ領域４６及びベー
ス・エミッタ領域４７とが得られる。

【００５２】（ｖｉ）　　図２（ｆ）の工程工程６基板３１に対して、例えば８５０℃のウエット雰囲気で
３０分の酸化を行い、ＰＭＯＳ領域４４、ＮＭＯＳ領域
４５、コレクタ領域４６及びベース・エミッタ領域４７
の基板３１上に、例えば２００Å程度の酸化膜（ゲート
酸化膜部分を含む）４８を成長させる。

【００５３】工程７酸化膜４８上において、例えばＦＥＴ領域及びコレタク
領域等の上をレジストによりマスキングした後、ベース
・エミッタ領域４７に、イオン注入法を用い、例えば加
速電圧４０ＫｅＶ、ドーズ量４×１０１３ｉｏｎｓ／ｃ
ｍ２　の条件で、例えばボロンをイオン注入し、その後
、例えば９５０℃、Ｎ２　、２０分のアニールを行うこ
とにより、ベース・エミッタ領域４７にベース層４９を
形成する。

【００５４】（ｖｉｉ）　　図３（ｇ）の工程工程８次いで、基板３１の全面にポリシリコンを例えば３６０
０Å程度成長させ、そのポリシリコン中に、例えば８８
０℃のＰｏＣｌ３　拡散を用いてリンを１５分間拡散さ
せた後、ホトリソグラフィー技術及びエッチング技術等
を用い、そのポリシリコンをパターニングしてＰＭＯＳ
領域４４及びＮＭＯＳ領域４５にそれぞれゲート電極５
０を形成する。

【００５５】工程９次に、ゲート電極５０とフィールド酸化膜４３をマスク
に用い、かつバイポーラ領域等の不必要な箇所はレジス
トでおおった状態で、ＰＭＯＳ領域４４に、例えばボロ
ンを加速電圧３３ＫｅＶ、ドーズ量１×１０１３ｉｏｎ
ｓ／ｃｍ２　でイオン注入してＬＤＤＰ−　層５１を形
成し、ＮＭＯＳ領域４５に、例えばリンを加速電圧３３
ＫｅＶ、ドーズ量１．５×１０１３ｉｏｎｓ／ｃｍ２　
でイオン注入してＬＤＤＮ−層５２を形成する。

【００５６】（ｖｉｉｉ）　　図３（ｈ）の工程工程１
０例えばホトリソグラフィー技術及びエッチング技術等を
用い、ベース・エミッタ領域４７上の酸化膜４８に、エ
ミッタ領域用の窓となるコンタクト孔５３を開孔する。

【００５７】（ｉｘ）　　図３（ｉ）の工程工程１１基板３１の全面に、例えば２０００Å程度のポリシリコ
ン膜５４を成長させ、そのポリシリコン膜５４中へ例え
ばヒ素（Ａｓ）を加速電圧４０ＫｅＶ、ドーズ量１×１
０１６ｉｏｎｓ／ｃｍ２　でイオン注入する。

【００５８】（ｘ）　　図４（ｊ）の工程工程１２ホトリソグラフィー技術等を用い、工程１１で得られた
ポリシリコン膜５４におけるベース・エミッタ領域４７
上のエミッタ電極形成予定領域５５に、レジストマスク
５６を形成する。

【００５９】（ｘｉ）　　図４（ｋ）の工程工程１３工程１１で得られたポリシリコン膜５４を、レジストマ
スク５６をマスクとして、例えばＲＩＥ法を用いた異方
性エッチング処理により、選択的にエッチングし、電極
自身でありかつエミッタ電極層の拡散源となるエミッタ
電極５７を形成する。かつ本実施例では、エミッタ電極
５７の形成と同時に、各ゲート電極５０の側部にサイド
ウォール層５８が形成される。この際、酸化膜４８は、
ＲＩＥ法のエッチング条件を適宜設定することにより、
ポリシリコンと酸化膜の選択比が大きくとれることから
ほとんどエッチングされないで残る。従って、ベース層
４９表面等のシリコンもエッチングされることはない。

【００６０】（ｘｉｉ）　　図４（ｌ）の工程工程１４工程１３後、エミッタ電極５７上のレジストマスク５６
を除去する。その後、例えばサイドウォール層５８及び
ゲート電極５０をマスクに用い、他の不必要な部分も適
宜マスキングして、ＰＭＯＳ領域４４とベース・エミッ
タ領域４７の特定部分とに、例えばボロンを加速電圧４
０ＫｅＶ、ドーズ量２．５×１０１５ｉｏｎｓ／ｃｍ２
　でイオン注入し、ＰＭＯＳ領域４４にＰＭＯＳ用のソ
ース領域、ドレイン領域であるＦＥＴ電極層５９を形成
すると共に、ベース層４９内にベース取出し領域層６０
を形成する。同様にサードウォール層５８及びゲート電
極５８などをマスクとして、ＮＭＯＳ領域４５とコレク
タ領域４６とに、例えばヒ素を、加速電圧４０ＫｅＶ、
ドーズ量５×１０１５ｉｏｎｓ／ｃｍ２　でイオン注入
して、ＮＭＯＳ領域４５にＮＭＯＳ用のソース領域、ド
レイン領域であるＦＥＴ電極層６１をすると共に、コレ
クタ領域４６にコレクタ電極層６２を形成する。

【００６１】（ｘｉｉｉ）　　図５（ｍ）の工程工程１
５次いで、基板３１全面に、例えば層間絶縁膜用のＢＰＳ
Ｇ膜６３を成長させ、その後、熱処理を施して、ＢＰＳ
Ｇ膜６３を平坦化すると共に、エミッタ電極５７からそ
れに含まれるヒ素をベース層４９中の所定部分に拡散さ
せてエミッタ電極層６４を形成する。

【００６２】この後、例えば各電極取出し孔を開孔し、
配線などを適宜行えば、所望するＢｉＣＭＯＳ集積回路
の製造が終了する。

【００６３】以上のようにして製造されたＢｉＣＭＯＳ
集積回路では、ＭＯＳデバイスにＬＤＤ構造を採用した
ので、その微細構造にもかかわらず、例えば電界緩和が
充分になされ、素子特性の劣化が阻止されると共に、バ
イポーラトランジスタにおいてエミッタサイズが小さく
高速動作が得られるので、良好な回路特性を得つつ、高
速度、高集積を同時に実現でき、かつ高い駆動能力、低
消費電力化を達成できる。

【００６４】本実施例では、次のような利点を有してい
る。

【００６５】本実施例の製造方法では、酸化膜４８を形
成した後、ベース・エミッタ領域４７にベース層４９を
形成し、両ＭＯＳ領域４４，４５にゲート電極５０を形
成してＬＤＤ層５１，５２を形成した後、バイポーラ領
域におけるエミッタ形成予定領域５５内の酸化膜４８に
コンタクト孔５３を設けて窓あけをし、基板３１の全面
にポリシリコン膜５４を成長した後にそのポリシリコン
膜５４上のエミッタ電極形成予定領域５５にレジストマ
スク５６を形成している。このため、レジストマスク５
６をマスクに用いた異方性エッチング処理を、ポリシリ
コン膜５４と酸化膜４８との材料特性に応じたエッチン
グ条件下で施すことにより、ゲート電極５０側部のサイ
ドウォール層５８と、エミッタ電極５７とを、同時に形
成することができる。

【００６６】従って、本実施例では、バイポーラトラン
ジスタのベース層４９がエッチングされず、エッチング
された場合に生じてしまう欠陥によるリークや、電流増
幅率（ｈＦＥ）等のトランジスタ特性のばらつきなども
防止でき、ゲート電極５０側部のサイドウォール層５８
とエミッタ電極５７とを共通化できるバイポーラトラン
ジスタを形成できて、製造工程数を削減でき、製造プロ
セスの最適化を達成でき、製造コストの低減効果も期待
できる。

【００６７】なお、本発明は、図示の実施例に限定され
ず、種々の変形が可能である。例えば、上記実施例で示
した半導体集積回路の製造方法は、一例を示したもので
あり、製造手順、製造条件、製造装置や製造手段、ある
いは形成材料等を適宜変更することが可能である。また
、上記実施例で示した半導体集積回路の構成は、一例を
示したものであり、トランジスタの導電型を変えるなど
種々の変形が可能である。

【００６８】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、前記各工程を設けて半導体集積回路の製造方
法を構成したので、例えはサイドウォール層形成などに
用いるエッチング処理時にトランジスタ素子領域にダメ
ージを与えるのを阻止できて素子特性に起因する回路特
性の劣化を防止でき、かつ前記ゲート電極側部の前記サ
イドウォール層と前記バイポーラ出力電極層とを同時に
形成できるので、製造工程数を削減できて製造プロセス
の最適化を図られ、製造コストの軽減効果を期待できる
。

【００６９】第２の発明によれば、第１の発明の製造方
法において通常の製造手段での良好な制御性等を実現で
き、最も簡略かつ容易なプロセスで製造を行え、素子特
性の高い信頼性が得られるに加え、歩留りの向上及び製
造コストの削減を促進できるなどの効果が得られる。

【００７０】第３の発明によれば、前記ＦＥＴ領域及び
バイポーラ領域の素子特性が優れ、本発明の素子特性の
良好化と協働して優れた半導体集積回路を実現できる。

【００７１】第４の発明によれば、前記異方性エッチン
グ処理に反応性イオンエッチング法を用いるようにした
ので、比較的簡単な装置構成でより信頼性の高いエッチ
ング処理を行うことができ、さらなる素子特性の良好化
、歩留りの向上、及び製造コストの削減等に貢献できる
。

【図面の簡単な説明】

【図１】本発明の実施例の半導体集積回路の製造方法を
示す製造工程図である。

【図２】本発明の実施例の半導体集積回路の製造方法を
示す製造工程図である。

【図３】本発明の実施例の半導体集積回路の製造方法を
示す製造工程図である。

【図４】本発明の実施例の半導体集積回路の製造方法を
示す製造工程図である。

【図５】本発明の実施例の半導体集積回路の製造方法を
示す製造工程図である。

【図６】従来の半導体集積回路の製造方法の一構成例を
示す製造工程図である。

【図７】従来の半導体集積回路の製造方法の一構成例を
示す製造工程図である。

【図８】従来の半導体集積回路の製造方法の一構成例を
示す製造工程図である。

【図９】従来の半導体集積回路の製造方法の一構成例を
示す製造工程図である。

【図１０】ＲＩＥ法によるエッチング量のばらつきを示
す図である。

【符号の説明】

３１　　シリコン基板３２，３３　　埋込み層３５，３６　　ウェル層４３　　フィールド酸化膜４４　　ＰＭＯＳ領域４５　　ＮＭＯＳ領域４６　　コレクタ領域４７　　ベース・エミッタ領域４８　　酸化膜４９　　ベース層５０　　ゲート電極５１，５２　　ＬＤＤ層５３　　コンタクト孔５４　　ポリシリコン膜５６　　レジストマスク５７　　エミッタ電極５８　　サイドウォール層５９，６１　　ＦＥＴ電極層６０　　ベース取出し領域層６２　　コレクタ電極層６４　　エミッタ電極層

Claims

【特許請求の範囲】

【請求項１】　　バイポーラトランジスタとＦＥＴとを
同一の半導体基板に形成する半導体集積回路の製造方法
において、ＦＥＴ領域の絶縁膜上にゲート電極を形成す
る工程と、少なくとも前記ゲート電極をマスクにしてイ
オン注入法により前記ＦＥＴ領域に、所定濃度の不純物
注入層を形成する工程と、バイポーラ領域におけるバイ
ポーラ電極層上の前記絶縁膜にバイポーラ出力電極用の
コンタクト孔を設けた後、前記半導体基板上の全面に、
所定の不純物を含む特定の導電材料からなる導電膜を形
成する工程と、前記導電膜の前記コンタクト孔上部分に
マスク部材を設けて、前記導電膜及び前記絶縁膜の材料
特性に応じたエッチング条件下での異方性エッチング処
理により該導電膜をエッチングし、前記ゲート電極の側
部にサイドウォール層を形成すると同時に、前記コンタ
クト孔上に前記バイポーラ出力電極を形成する工程と、
少なくとも前記ゲート電極及び前記サイドウォール層を
マスクにしてイオン注入法により前記ＦＥＴ領域に前記
不純物注入層よりも高濃度のＦＥＴ電極層を形成すると
共に、前記バイポーラ出力電極から前記所定の不純物を
前記バイポーラ電極層に拡散させてバイポーラ出力電極
層を形成する工程とを、順に施すことを特徴とする半導
体集積回路の製造方法。
【請求項２】　　請求項１記載の半導体集積回路の製造
方法において、前記半導体基板をシリコン基板で、前記
フィールド絶縁膜及び前記絶縁膜を酸化膜で、前記導電
膜をポリシリコン膜で、それぞれ形成した半導体集積回
路の製造方法。
【請求項３】　　請求項１または２記載の半導体集積回
路の製造方法において、　　前記ＦＥＴ領域及びバイポ
ーラ領域は、前記半導体基板に積層された埋込み層及び
ウェル層と、素子分離層とを用いて形成した半導体集積
回路の製造方法。
【請求項４】　　請求項１、２または３記載の半導体集
積回路の製造方法において、前記異方性エッチング処理
に反応性イオンエッチング法を用いた半導体集積回路の
製造方法。