JPS60163452A - バイポーラデバイスおよび電界効果デバイスを有する集積回路およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野Ｊ 本発明は電子集積回路に関するもので、とくに一枚の基
板上に電界効果デバイスおよびバイポーラデバイスを形
成する方法、およびこのようにして製作したデバイスに
係わるものである。

［従来の技術１ 集積回路を構成する各種デバイスには、集積回路の設計
時に考慮すべきいろいろの長所や短所がある。　たとえ
ばバイポーラデバイスは高速動作を得ることができると
ともに、大きな出力電流による駆動動作を行なうことが
できるという利点があるばかりでなく、容易にＴＴＬ回
路として用いることが可能なため、他の論理デバイスと
インターフェースをとる場合などには重要な要素となる
。　一方、ＣＭＯＳデバイスは集積度を高くするのに有
利であるとともに、動作が早くかつ消費電力が小さいと
いう利点をもつ、　またＮＭＯＳデバイスぽ°高集積度
や高速動作が要求される場合に用いられるが、０ＭＯ３
に比べて消費電力が大きいという欠点がある。　従って
これら各種のデバイスを一枚の集積回路基板上で組み合
せて用いれば、いろいろな場合にすぐれた効果をもたら
すことができるはずである。

ＣＭＯＳデバイスとバイポーラデバイスを一枚のＳ　Ｊ
＆回路基板上で組み合せて用いることにより、これらの
一方のみを使用した場合に較べて多くの利点を得ること
が可能となる。　たとえばＣＭＯＳデバイスを論理回路
やメモリ部に用いる一方、バイポーラデバイスを入出力
デバイス（Ｉｌｏ）として用いた場合には、消費電力が
小さく。

集積度を高イすることができ、さらに容量の大きな負荷
を駆動する能力をもったデバイスを得ることができる。

　この場合、寄生的容量を低下させることができれば、
高速動作を実現しうる可能性もある。

バイポーラデバイスとＣＭＯＳデバイスを−・枚の集積
回路基板上で組み合せて用いる技術としては９例えば米
国特許第４，３２５，１８０号にその一例が示されてい
る。　しかしながらこの先行例によるデバイスの場合に
は、デバイス間の寄生容量が比較的大きく、またＣＭＯ
Ｓデバイスがラッチアップを起すおそれがあるほか、そ
の製作工程が相当に複雑であり、従って得られる集積回
路も高価となる等の欠点がある。

バイポーラデバイスとＣＭＯＳデバイスの組合せに関す
る公知例としてはほかに、米国特許第４．２９９．０２
４号に教示のものがある。　これは、デバイスをすべて
酸化物で絶縁して一枚の基板層上に形成したものである
。　さらに米国特許第４，０５０．９８５号には、ＣＭ
ＯＳデバイスとバイポーラデバイスを一枚のサファイア
の基板に形成した例が示されている。

Ｌに挙げた従来のデバイスにはすべて、′！Ａ作が困難
であること、０ＭＯ３がラッチアップを起す問題がある
こと、および寄生容量が大きいために動作速度が低いこ
と等の欠点がある。

［発明が解決しようとする問題点］ １１ｊ述のような理由で、集積回路としてはＣＭＯＳデ
バイスとバイポーラデバイスを組み合せて用いることが
望ましく、そのような組合せデバイスを用いることによ
り１個々のデバイスの長所をそれぞれ活用して全体の電
力消費を低減させるとともに、バイポーラデバイスのす
ぐれたＩ１０能力を発揮させることができるようになる
。　またこのような組合せデバイスにおける寄生容￥を
著るしく低減させることにより、高速動作を得ることも
可能となる。　さらにまた、こうした組合せデバイスは
、過渡期間中における０ＭＯ３素子のラッチア・ンプを
防１卜する上でも好適である。　加わうるに、このよう
な集積回路は通常のＴＴＬデバイスとの共用性があるた
め、とくにバッファ機能を付は加えなくとも、他のＴＴ
Ｌデバイスを使用したシステムに内蔵させることができ
るという利点もある。　しかしてさらに、この集積回路
は設計が容易かつフレキシビリティに富んでおり。

またその製作方法も通常のバイポーラデバイス製作方法
と両立しうるちのである。　かくてＣＭＯＳデバイスと
バイポーラデバイスとの組合せデバイスは、その有用性
においてこの上なく、シかもきわめて安価に製造しうる
ちのであるということができる。

［問題へを解決しようとするための手段］故に本発明の
目的は、単一の基板上に電界効果デバイスとバイポーラ
デバイスを組み合せて製作する方法、ならびにこのよう
にして得られる集積回路を提供することにある。

このような目的を達成すべく９本発明による集積回路製
造方法においては、酸化物により絶縁されたタンク領域
を形成し、これらタンク領域の各々に１個ないし複数側
の能動デバイスや受動デバイスを製作する。　これらの
タンク領域は一般には基板上に形成する。　かくて得ら
れたデバイスは、電界効果デバイス用の多結晶シリコン
ゲートやバイポーラデバイス用の多結晶シリコンエミン
タを有するものとすることができ、さらに個々のデバイ
スすべてに対して硅化プラチナを用いることにより、オ
ーム接触ないしショットキ接触を得るようにすることも
できる、　本発明によるこのような製造方法は１通常の
バイポーラデフへイス製作方法と両立しうるちので、電
界効果デバイスを形成するために若干の工程を追加した
ものである。

［実施例１ 次に図面を参照して本発明の詳細な説明する。　第１図
ないし第９図は９本発明による集積回路の製造方法を実
施する際の一連の工程における半導体切片を示す断面図
である。　これらの図では図示を容易にするため、各拡
散領域は個々の断面図に示す段階で拡散が完了している
ものと想定しであるが、実際には、拡散領域によっては
他のイオン注入や蒸着処理により中断され、後に行なわ
れる加熱処理工程が終るまでは拡散が完結しない領域も
ある。

まず第１図において、基板１０としては抵抗値が１０ｏ
ｂａ＋−ｃｍ以」−のｐ型シリコンを用い、この基板ｌ
Ｏを酸化雰囲気中で加熱することにより酸化物層１２を
形成する。　次にホトレジストパターン（図示せず）あ
るいはエレクトロンビームパターンを用いて、Ｐチャン
ネルＭＯ５やバイポーラデバイスや抵抗デバイス等を形
成する領域を画定する。

この場合、ホトレジストパターンを用いるか。

またはエレクトロンビームを用いるかは９本発明を実施
するうえでさしてたる差異はない２　かくて上記ｐチャ
ンネルＭＯ５，バイポーラデバイス、抵抗デバイス等を
形成する望城から前記酸化物層１２を除去した後、これ
ら領域にアンチモンのイオン注入を行なってｎ型埋込み
層１４．１８．１８を形成する、 ついで第２図に示すように、アンチモン注入層を酸化雰
囲気中で約３０分間１２５０°Ｃで７ニール処理した後
、第２のレジストパターン（図示せず）を用いてｎチャ
ンネルＭＯ３）ランジスタやバイポーラデバイスのチャ
ンネルストップ領域を形成する領域を画定する。　かく
てこれら領域から酸化物層１２を除去し、高密度硼素イ
オンを基板１０に注入することによって、Ｐ十タンク領
域２０およびチャンネルストップ領域２２を図示のよう
に形成する。　ついでレジストを除去した後、硼素層を
９００　’　Ｃでアニール処理する。

次に第３図に示すように、残存酸化物層１２を基板１０
から全面的に除去して、ｎ型エピタキシャル層２４を成
長させる。　このエピタキシャル層２４の抵抗値は約１
　ｏｈｍ−ａｍとする。　該エピタキシャル層２４は、
本例では厚さ１．３　ミクロンに成長させるものとする
が、所望ならば約１ないし１．５　ミクロンの範囲内で
適宜変更してもよい、　ついで。

このエピタキシャル層２４を酸化させて薄い酸化物層２
６を形成し、この酸化物層２６上に窒化物層２８を法着
する。　本例においては、この酸化物層２６の深さは６
００オングストローム、窒化物層２６の深さは１１００
オングストロームとするが、いずれの層の場合もその深
さはあまり厳密に選定する必要はなく、酸化物層２８の
深さは約３００ないし８００オングストロームの範囲内
で適宜選択することができ。

また窒化物層２８も厚さを約１０００オングストローム
以［−とすれば足りる。

ついで第４図に示すように、レジスト（図示せず）のパ
ターン形成を行なってＭＯＳ）ランジスタ領域、バイポ
ーラトランジスタ領域および抵抗領域を被覆し、露出部
からパターンおよび窒化物層２８．２８を除去した後、
基板１０の非マスク領域」−のエピタキシャル層２４を
、その深さの約２分の１、すなわち例えば深さ０．６　
ミクロンにドライエッチし、しかる後レジストを除去す
る。

次にｉ５図に示すように、厚い絶縁酸化物３０を熱成長
させて、エピタキシャル層２４の露出部を酸化物３０に
変成させる。　この場合、Ｓ化物シリコンとエピタキシ
ャルシリコンの厚さの差をａ宜の値としであるため、結
果として形成される絶縁酸化物層は、厚さが約１．３ミ
クロンないし１．４ミクロンとなる。　酸化反応は少な
くとも基板ｌＯの表面にまで至り、場合によってはさら
にもう少し深くまで進むこともある。　かくてチ・／プ
ｌｊ　’、ｌｉ　ｌ／１に離隔されたタンク３２．２０
，３４．３６に分離され。

これらタンクがそれぞれトランジスタや抵抗の領域を形
成することとなる。

高温熱酸化処理の際、高密度硼素注入層２０の硼素はそ
の真りのエピタキシャル層２４内に拡散して、これをｐ
型シリコンに変成させる。　この硼素はさらに、第５図
に示すように横方向および下方に向って基板１０内に拡
散する。　従って当初の硼素注入層２０は、第４図およ
び第５図を比較することによりわかるように、あらかじ
めｐ型タンク２０の最終設計寸法よりも小さくしておい
て、」−記のような拡散を行なわせるようにする。　た
だし、実際にはこの時点では硼素の拡散はまだ完了して
いないが、とはいえそのほとんどは絶縁酸化物層３０の
成長期間中に進行する。　煩雑さを避けるため、上述の
Ｌ方拡散の全過程はこの時点で進行するものとして図示
しであるが、拡散過程はこの後の高温処理工程期間中に
も若干引き続いて行なわれる。　Ｌ記のようにして絶縁
酸化物層３０の成長が進行している間に、バイポーラチ
ャンネルストップ領域２２用に注入した硼素も所定の深
さに拡散する。　このバイボーラチャンネルストンブ領
培２２は９図示を簡単にするため、第５図の段階ですで
にその最終設計寸法にまで成長し終ったものとして示し
であるが、実際にはｐ型タンク２０につきに述したと同
様、この後の工程でも拡散は若干引き続いて進行する。

第５図に示す時点では、各種回路素子用の分離タンクな
いしウェル３２．２０．３４．３８の形成はすべて完了
しており、あとはただ各種の能動構造や受動構造を実際
に形成させるだけである。　このような観点からすれば
、最終製品を製作するためにはいろいろな相異なるプロ
セスフローを採用することが６７能であり、そのうちの
いくつかについては当該枝術分野では自明である。　た
だし、実際に用いるプロセスフローは、製作すべき回路
の詳細はもとより、製作に供しうる設備等により異るも
のとなることはいうまでもない。

好ましいプロセスフローの一例を第６図以降に示す、　
まずこの第６図において、ＣＭＯ３領域（電界効果デバ
イス用の領域）をレジスト（図示せず）で被覆して窒化
物層２８をバイポーラおよび抵抗素子領域トからプラズ
マエッチする。　ついでバイポーラトランジスタおよび
抵抗素子領域Ｉ−の酸化物層３０を、深さ約２５００オ
ングストロームに熱成長させた後、レジストパターン（
図示せず）を形成して、バイポーラトランジスタ領域中
にその上方の酸化物層３０を介して硼素のイオン注入を
行なう、　これにより、ｐ型イオン注入領域３８が形成
され、このイオン注入領域３８がへイポーラトランジス
タのベース部となる。　またｐ型イオン注入領域４０を
形成することにより、抵抗のための導通路とする。

ついで第７図に示すように、残存するレジストをすべて
除去し、ＣＭＯＳタンクトの窒化物層２８を燐酸で洗い
落とす、　次にレジストマスク（図示せず）によるパタ
ーン形成を行なって硼素をｎ型タンク３２の表面に注入
することにより、ｐチャンネルＦＥＴのスレショルド値
（Ｖ　ｔ　）を制御する。　レジストマスク（図示せず
）によるパターン形成をさらに行なって、硼素をｐ型タ
ンク２０の表面に注入することにより、ｎチャンネルＦ
ＥＴのスレショルド値を制御する。　このようにイオン
注入を行なっている時点では、第３図の段階で成長させ
た厚さ６００オングストロームの酸化物層２８がＣＭＯ
Ｓタンク」二に残存しているため、レジスト全体を除去
して、この６００オングストロームの酸化物層２６を取
り除いてしまう、　なお、チップトにある他の酸化物層
は６００オングストロームよりもはるかに厚いため、こ
の工程ではマスキングを行なう必要はない。

次は第８図に示すように、チップの表面で薄いゲート酸
化物層４２を成長させる。　この酸化物層４２は木偶に
おいては、ｎ型タンクおよびｐ型タンクのいずれの」二
部においても厚さを５００オングストロームとし、従っ
てこの場合にもマスキングを行なう必要はない、　この
ゲート酸化物層４２を成長させるのに必要な加熱処理は
同時に、スレショルド値制御用のイオン注入や、さらに
はノ曳イボーラトランジスタや抵抗領域内の硼素注入層
３８゜４０をアニールすることにもなる。　ついでレジ
ストマスク（図示せず）によるパターン形成を行なって
上記酸化物層４２をニー、チすることにより、バイポー
ラトランジスタのエミッタおよびコレクタ接点のための
配線用開口部を形成する。　次に多結晶シリコン層を形
成する。　この多結晶シリコンにはこの時点で砒素もし
くは燐を注入することによりｎ型にドープすることがで
き、後工程としてのアニール工程で、上記エミッタおよ
びコレクタ接点用の開口部下方のシリコン中に拡散させ
ることにより、ｎ÷型エミッタ接触領域４３およびｐ生
型コレクタ接触領域４５を形成することになる。

このように後口［程で多結晶シリコンのドーピングを行
なう方法としては、上記の方法のほかに。

多結晶シリコンのパターン形成およびエツチングを行な
って、バイポーラトランジスタのエミフタおよびコレク
タ接触領域４３．４５への接点部４４．４６およびＭｏ
Ｓトランジスタ用のゲート接点部４日となる部分だけを
残すようにしてもよい、　ついでレジストマスク（図示
せず）によるパターン形成を行なって、ｐチャンネルＦ
ＥＴのソースおよびドレーン領域およびｎチャンネルＦ
ＥＴ用の基板接点を露出させ、またバイポーラトランジ
スタのベース領域も露出させる。　これらの領域」−の
酸化物層に対するエツチングは行なわず、ｐ十型領域に
第８図に矢印で示すように硼素を注入し、かくて得られ
た硼素注入層に対してアニール処理を施す、　さらにレ
ジストマスクによるパターン形成を行なって、ｎチャン
ネルＦＥＴのソースおよびドレーン領域およびｐチャン
ネルＦＥＴ用の基板接点を露出させる。　これら領域を
被覆する酸化物層に対してはエツチングを行なった後、
砒素の注入およびアニール処理を施して第８図に示すよ
うなｎ十型領域を形成する。　なお上記多結晶シリコン
のゲート接点部４８は、電界効果デバイスのソースおよ
びドレーン領域の自己整合を行なうのに用いることがで
きる。

ヒ述のようにして多結晶シリコンのドーピングを行なう
代りに、該多結晶シリコンのパターン形成を行なう後ま
でそのドーピングを行なわないでおくこともできる。　
またｎチャンネルトランジスタのｎ◆型ソースおよびド
レーンを形成するのに１月いた砒素は、パターン形成し
た多結晶シリコンのドーピングを行なうのにもこれを利
用することができる。　さらに、ト記エミッタ接触領域
４３およびコレクタ接触領域４５は、アニール上程中に
多結晶シリコンから拡散が行なわれることにより形成さ
れる。

次に第９図に示すように、硅燐酸ガラス（ＰＳＧ）の層
５０を通常の方法により被着し、加熱によりリフローさ
せる。　ついでこのＰＳＧ層５０を介して、さらに残存
する酸化物層があるところではその酸化物層を介して、
金属配線用開口領域のすべて５２．５４を形成する。　
第９図に示すように、ベース配線用開口領域５４はバイ
ポーラトランジスタを、ショットキトランジスタとして
構成させるべく設けたものである。　このようにショｙ
）キトランジスタを用いることは、ショットキデバイス
の高スィッチング速度や低電力消費といった長所を活用
することができる点で有利であるが。

むろん本発明の必須の要件ではない、　より良好な接触
部を形成するためには、厚さ５００オングストロームの
プラチナ層を、常法により、蒸着して焼成後、王水で洗
い落とす、　かくて配線用開口領域５２’、　５４の各
々には薄い珪化プラチナの層５６が形成される。　ここ
までの段階で第９図に示す構造が完成するが、これから
の工程では９通常の方法を用いて金属の接触部を固着す
る。　このためには９例えば厚さ２０００オングストロ
ームのチタン−タングステン合金の層を被着した後、銅
をドープした厚さ約６０００ないし７０００オングスト
ロームのアルミ層を被着する。　上記のチタン−タング
ステン合金層は障壁層の役割を果たすもので、アルミが
前記珪化プラチナ層５６に拡散して接触部自体の側熱性
を損うことがないようにする。　ついで金属リード線の
パターン形成を行ない、必要ならば常法により第２の金
属層を蒸着することもできる。

以北に述べた工程により、単一のチップ上に０ＭＯ５と
バイポーラデバイスが形成され、これによって各種デバ
イスの長所を併せ持った集積回路を設計することが可能
になる。　従ってたとえば回路の論理部の大部分をＣＭ
ＯＳで構成してバイポーラ型のＩ１０ドライバとするこ
とができ。

これにより、全体の電力消費量をきわめて低くするとと
もに、バイポーラデバイスのもつ優れた入力バッファ能
力や出力駆動能力を活用することが可能となる。　この
場合バイポーラＩ１０デバイスは、標準的なＴＴＬとし
て容易にこれを構成することができ、集積回路にとくに
パックァ機能を付加することなく、他のＴＴＬデバイス
と組み合わせて用いることができる。　また例えば第９
図について説明したようなショットキ型の接触部を使用
した場合には、上記／ヘイポーラＩ１０デバイスは現存
する各種のショットキＴＴＬデバイスを用いて設計する
ことができる。　さらに第９図に示したデバイスは、接
合分離を用いる代りに、酸化物で互いに分離された能動
素子をもつものであるため、該能動素子の寄生容量を減
少させつつ集積度を高めることがｕｒ能となる。　また
このように能動素子の寄生容量を減少させることができ
る結果、Ｃ−ＭＯＳおよびバイポーラ回路のいずれにつ
いても、動作速度が向丘することとなる。

他方、ＣＭＯＳデバイスが過渡状態でラフチアツブを起
すおそれは、事実上ない、　すなわち第９図に示すよう
に、ラッチアップを惹き起す可能性のある寄生トランジ
スタは、それぞれｐ◆型ソースおよびドレーン／ｎ型タ
ンク／ｐ型基板と、ｎ十型ソースおよびドレーン／ｐ５
タンク／ｎ型基板によって形成されている。　これら寄
生トランジスタ両者のゲインは、非常に低いので２ラツ
チアツプを生ずることはほとんどありえない。

すなわち、一方の寄生Ｐ、ｎＰ）ランジスタのゲインは
、ｐチャンネルＦＥＴ下方のｎ十型埋込み層１４によっ
て生ずるベース電荷が比較的大きいので、該トランジス
タのゲインは低い値をとり、他方の寄生ｎｐｎｈランジ
スタのゲインも、基板とｐタンクによって形成されるベ
ースがきわめて広く、さらにこのＰタンクが形成されて
いる重い硼素注入層によりベース電荷が比較的大きいた
め。

該ｎｐｎトランジスタのゲインもきわめて低い値をとる
。　このように寄生トランジスタのゲインがいずれもき
わめて低いため、これらトランジスタのゲイン積はラッ
チアップを生じさせるのに要する単位値゛よりもはるか
に小さい。

以−１−に記載した製造方法を用いることにより、各種
構成の集積回路を製造することが可能である。　＋なわ
ち、電力消費量を低くして集積度を高くしたい場合には
、ＣＭＯＳデバイスを製作すればよい、　この場合、各
タンクに２個以ヒのＦＥＴを形成することにより、集積
度をさらに高くすることができる。　また、電力につい
ての条件がさして厳しくない場合には、ＮＭＯＳデバイ
スをバイポーラＩ１０デバイスと組み合せて用いること
により、集積回路の集積度をより高くすることが可能と
なる。　ほかに例えば単一・の集積回路にマイクロコン
ピュータ全体を構成して、各種デバイスの最善の特徴を
発揮させたい場合には、Ｌ。

記のごと＜ＣＭＯＳデバイスを製作してこれらをスタチ
ー７りＲＡＭやロジックの素子として用い。

これに上記のようなバイポーラデバイスを改良されたＩ
１０デバイスとして組み合せて用いることができる。　
この場合は、製作工程をわずかに変更するだけで、これ
らのＭＯＳデバイスを用いてダイナミックＲＡＭを構成
することにより、１枚（７）　高性能マイクロコンピュ
ータチフブに大量のメモリを内蔵させることが可能とな
る。　さらにまた、製作工程を若干進展させて、多結晶
シリコンのダイオードによるＲＯＭをも含めることとす
れば、１枚のチ・ンプ上にマイクロコンピュータ全体を
構成することもできる。　このような製作工程に用いる
のに適当なＲＯＭとしては９例えば米国特許出願部２８
９．３５７号（１９８１年８月３日出願）に教示のＲＯ
Ｍ等を用いることができる。　いずれにしても、以Ｈに
記載した本発明の製造方法は。

さまざまにこれを変更して実施しうるちのであり、とく
にトに述べたように０ＭＯ３やバイポーラデバイスを１
枚のチップトに製作する工程、およびそのような工程に
よって得られる構造は、はとんどあらゆる機能の集積回
路を設計するに当って、大きなフレキシビリティをもた
らすものでる。

ヒ述のようにしてｎチャンネルＦＥＴのｐ型タンクを形
成することにより、すぐれた特性をもったデバイスを得
ることができる。　すなわち。

本発明によるチップにおけるｐ型タンクの不純物濃度断
面は従来のものとは逆になっており、不純物濃度はタン
クの中心で最大となり、中心から表面に向って減少して
ゆく、　このため９表面拡散法により形成され、従って
タンクの上面の不純物濃度が高くなる従来のデバイスに
較べて、スレショルド値Ｖｔは低い値となる。　このよ
うに上方拡敬法を採用することによって９表面の不純物
濃度を低くした結果、従来に較べてスレショルド値Ｖｔ
の制御（後で硼素を注入して行なう）をより良好に行な
うことができるようになる。

本発明による製造方法は、に述のようなｐチャンネルＦ
ＥＴのｎ型タンクを用いることにより、容易に横型ｐｎ
ｐ　トランジスタを製作することができる。　すなわち
、公知のごとくにこのｐチャンネルデバイスの寸法や形
状を変更し、かつゲート接点を省略することにより、該
ｐチャンネルデバイスは横型ｐｎｐトランジスタとなる
。　このようなバイポーラデバイスは９例えば複数のエ
ミッタ入力が欲しい場合などに、ＴＴＬ共用入力として
使うことができる。

さらにまた、以−ヒに記載した本発明による製造方法は
、１ミクロン程度のきわめて小型のデバイスを製作すべ
く、スケールダウンすることもできる。　この場合の製
造方法は、ｎチャンネルＦＥＴのｐ型タンク２０を形成
するに当って硼素の注入を行なう際の、拡散の及ぶ範囲
に起因する寸法１−の制約がある。　従って、きわめて
微細な寸法の制御を良好に行なうためには、硼素注入工
程を後まで荏らせる等とすることができる。　たとえば
、さきに第２図につき説明したｎチャンネル領域への硼
素の注入は、同図の段階では省略しておいて、第５図に
示す段階まで前述の通り進行させる。　この第５図に“
素す時点ではまだ硼素の注入が行なわれてないため、Ｐ
チャンネルＭＯＳデバイスが形成されるタンクはｎ型で
ある。　絶縁酸化物の成長が完了した時点で、該領域内
に４００　ＫｅＶないし８００　ＫｅＶで硼素の注入を
行なった後、アニール処理を施す、このようにして注入
された硼素は、この工程の後には長時間の高温度処理工
程がほとんどないため、その拡散範囲は限られたものと
なる。　このように硼素の注入を後で行なう方法はコス
トが高くつくため、所要の集積度を得るために、拡散領
域の境界が不明確となるきらいのあるＬ方拡散法を用い
ることが不可能な場合以外には、採用しないのが普通で
あろう。

以り１本発明による集積回路の製造方法の実施態様を各
種記載したが、本発明の方法はこれら態様に限られるも
のでなく、記載の実施態様に適宜各種の追加ないしは変
更を加えてもよいことは言うまでもない。

【図面の簡単な説明】

第１図ないし第９図は９本発明による集積回路の製造方
法を実施する際の一連の工程における半導体切片を示す
拡大断面図である。 １０、　、　、　、　、　、基板。 １２、２Ｂ、　３０．　、酸化物層。 １４、１８．１Ｂ、　、埋込み層。 ２０、３２．３４．３Ｂ、　、タンク。 ２２、　、　、、　、　、　チャンネルストップ。 ２４、　、　、　、　、　、エピタキシャル層。 ２８、　、　、　、　、　、窒化物層。 ３８、４０．　、　、　、イオン注入領域。 ４２、　、　、　、　、　、ゲート酸化物層。 ４３、４５．　、　、　、接触領域。 ４４、４６．４Ｂ、　、接点部。 ５０、　、　、　、　、　、　（ｊｉ、’燐酸ガラス（
ＰＳＧ）層。 ５２、５４．　、　、　、配線用開口領域。 ５Ｂ、　、　、　、　、　、硅化プラチナ層。 出願人　テキサスインスツルメンツ・ インコーポレイテッド

Claims (1)

1. 【特許請求の範囲】 （１）　絶縁ゲートデバイスおよびバイポーラデバイス
   を有するモノリシック集積回路を製造するに当って （ａ）単結晶ｐ型半導体基板の表面にｐチャンネルデバ
   イス、バイポーラデバイスおよび抵抗デバイスを製作す
   べき部位にｎ十領域を形成する工程と。 （ｂ）前記基板の表面にｎチャンネルデバイスを製作す
   べき部位にｐ十領域を形成する工程と。 （ｃ）前記基板の全表面にわたってｎ型の半導体層をエ
   ピタキシャル成長させる工程と。 （ｄ）前記ｐチャンネルデバイス、ｎチャンネルデバイ
   ス、バイポーラデバイスおよび抵抗デバイスを製作すべ
   き部位を除く領域において、前記ｎ型半導体層の深さの
   一部を除去して複数の浅い凹陥領域を形成する工程と。 （ｅ）これら浅い凹陥領域を酸化して前記ｐチャンネル
   デバイス、ｎチャンネルデバイス、バイポーラデバイス
   および抵抗デバイスを形成すべき部位に分離領域を形成
   する工程と。 （ｆ）　ｎチャンネルデバイスを製作すべき部位に形成
   されたｐ十領域をそのＩ一方のｎ型エピタキシャル層に
   拡散させてｐ型分離領域を形成する工程と。 （ｇ）前記分離領域に前記ｐチャンネルデバイス、ｎチ
   ャンネルデバイス、バイポーラデバイスおよび抵抗デバ
   イスを製作する「程とからなることを特徴とする集積回
   路製造方法。 （２）　前記工程（ｂ）は、前記基板の表面に複数のＰ
   十型領域を形成してチャンネルスト・ンブ部を形成する
   工程をさらに含んでなる特許請求の範囲第１項に記載の
   集積回路製造方法。 （３）　前記工程（ｇ）はさらに （ｈ）第１の伝導型の領域を第２の伝導型の所望の分離
   領域に形成して抵抗デバイスを構成するに８１と。 （ｉ）　ｐ型領域を所望の分離領域に形成してバイポー
   ラデバイス用のベース領域を形成する工程と。 （」）ゲート接触部をｐチャンネルデバイスおよびｎチ
   ャンネルデバイス用の所望の分離領域に形成する工程と
   。 （ｋ）エミッタおよびコレクタ接触部をバイポーラデバ
   イス用の所望の分離領域に形成する工程と。 （１）ｐ十型領域を所望の分離領域に形成してｐチャン
   ネルデバイス用のソースおよびドレーン領域を形成する
   工程と。 （ｍ）　ｎ中型領域を所望の分離領域に形成してｎチャ
   ンネルデバイス用のソースおよびドレーン領域を形成す
   る工程とからなるようにした特許請求の範囲第１項に記
   載の集積回路製造方法。 （４）　前記ゲート接触部および前記エミッタおよびコ
   レクタ接触部はこれを多結晶シリコンにより形成してな
   る特許請求の範囲第３項に記載の集積回路製造ブＪ法、 （５）　前記−「程（ｅ）および工程（ｆ）はこれを同
   時に行なうようにした特許請求の範囲第１項に記載の集
   積回路製造方法。 （６）　絶縁ゲート電界効果デバイスを製造するに当っ
   て （ａ）半導体基板の表面に第１の伝導型の高不純物濃度
   領域を形成する工程と。 （ｂ）前記基板の表面に前記第１の伝導型とは異る第２
   の伝導型の層をエピタキシャル成長させる工程と。 （ｃ）前記高不純物濃度領域の不純物を１一方のエピタ
   キシャル層中に拡散させて該エピタキシャル層の一部を
   ｊｉｉ前記第１の伝導型のタンク領域に変成させる工程
   と。 （ｄ）このタンク領域内に前記第２の伝導型を有するソ
   ースおよびドレーン領域を形成する工程と。 （ｅ）ゲート接触部を形成する工程とからなることを特
   徴とする絶縁ゲート電界効果デバイス製造方法。 （７）　前記ｆＢｌの伝導型および前記第２の伝導型。 はこれをそれぞれｐ型およびｎ型としてなる特許請求の
   範囲第６項に記載の絶縁ゲート電界効果デバイス製造方
   法。 （８）　前記第１の伝導型および前記第２の伝導型はこ
   れをそれぞれｎ型およびｐ型としてなる特許請求の範囲
   第６項に記載の絶縁ゲート電界効果デバイス製造方法。 （９）　前記工程（ｅ）はこれを前記工程（ｄ）に先立
   って行ない、かつ前記ソースおよびドレーン領域はこれ
   を前記ゲート領域と自己整合させてなる特許請求の範囲
   第６項に記載の絶縁ゲート電界効果デバイス製造方法。 （１０）単一の基板上にｐチャンネルおよびｎチャンネ
   ル絶縁ゲート電界効果デバイスを有するモノリシック集
   積回路において 第１の伝導型を有する基板と。 前記基板とその表面において隣接する絶縁層と。 第２の伝導型を有し、かつ前記基板と隣接する前記絶縁
   層内に位置するタンク領域と。 前記第２の伝導型を有し、かつ前記第２の伝導型のタン
   ク領域と前記基板との間に位置する高不純物濃度領域と
   。 前記第１の伝導型を有し、その少なくとも一部が前記絶
   縁層内に位置するタンク領域と。 前記第２の伝導型を有し、かつ前記第１の伝導型のタン
   ク領域内に位置するソースおよびドレーン領域と。 前記第１の伝導型を有し、かつ前記第２の伝導型タンク
   領域内に位置するソース及びドレーン領域と。 前記第１および第２の伝導型のタンク領域内に位置する
   ゲート領域とからなることを特徴とするモノリシック集
   積回路。 （１１）前記第１の伝導型および前記第２の伝導型はこ
   れをそれぞれｐ型およびｎ型としてなる特許請求の範囲
   第１θ項に記載のモノリシック集積回路（１２）前記第
   １の伝導型および前記第２の伝導型はこれをそれぞれｎ
   型およびｐ型としてなる特許請求の範囲第８項に記載の
   モノリシック集積回路（１３）半導体基板と。 この基板の表面上に設けられた絶縁層と。 第１の伝導型を有し、かつその少なくとも一部が前記絶
   縁層内に位置するとともに、前記基板から相隔てたＬ面
   において不純物濃度が低くなり、かつＬ面からの距離に
   応じて増加するように不純物を注入した不純物注入エピ
   タキシャル半導体領域と。 ＠２の伝導型を有し、かつ前記エピタキシャル層内に位
   置する第１および第２の領域と。 前記ヒ面近傍に位置し、かつ絶縁層により線面から相隔
   てたゲート接触部とからなることを特徴とする絶縁ゲー
   ト電界効果デバイス。 （１４）前記第１の伝導型および前記第２の伝導型はこ
   れをそれぞれｎ型およびｐ型としてなる特許請求の範囲
   第１３項に記載の絶縁ゲート電界効果デバイス。